JPH07335664A - ポリシリコンエミッタを備えたバイポーラ接合トランジスタの製造方法 - Google Patents
ポリシリコンエミッタを備えたバイポーラ接合トランジスタの製造方法Info
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- JPH07335664A JPH07335664A JP7144362A JP14436295A JPH07335664A JP H07335664 A JPH07335664 A JP H07335664A JP 7144362 A JP7144362 A JP 7144362A JP 14436295 A JP14436295 A JP 14436295A JP H07335664 A JPH07335664 A JP H07335664A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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Abstract
(57)【要約】
【目的】 ポリシリコンエミッタを備えたバイポーラ接
合トランジスタの製造方法を提供する。 【構成】 ベース領域１０６およびコレクタ領域１０２
の形成された半導体基板１００上に第１絶縁膜１０８を
形成し、これをパターニングしてベース領域１０６の一
部を露出させるエミッタコンタクトホールを形成した
後、全面に第１導電層を形成する。次いで、前記第１導
電層上に不純物をイオン注入し、第１絶縁膜１０８およ
び前記第１導電層をパターニングしてベース領域１０６
の一部およびコレクタ領域１０２の一部を露出させるベ
ースコンタクトホールおよびコレクタコンタクトホール
を形成した後、全面に第２導電層を形成しこれをパター
ニングしてエミッタコンタクト１１６、ベースコンタク
ト１１８およびコレクタコンタクト１２０を形成する。
ポリシリコンエミッタ１１２のパターニングが第２導電
層のパターニングと同時に行われるために工程が単純化
される。
合トランジスタの製造方法を提供する。 【構成】 ベース領域１０６およびコレクタ領域１０２
の形成された半導体基板１００上に第１絶縁膜１０８を
形成し、これをパターニングしてベース領域１０６の一
部を露出させるエミッタコンタクトホールを形成した
後、全面に第１導電層を形成する。次いで、前記第１導
電層上に不純物をイオン注入し、第１絶縁膜１０８およ
び前記第１導電層をパターニングしてベース領域１０６
の一部およびコレクタ領域１０２の一部を露出させるベ
ースコンタクトホールおよびコレクタコンタクトホール
を形成した後、全面に第２導電層を形成しこれをパター
ニングしてエミッタコンタクト１１６、ベースコンタク
ト１１８およびコレクタコンタクト１２０を形成する。
ポリシリコンエミッタ１１２のパターニングが第２導電
層のパターニングと同時に行われるために工程が単純化
される。
Description
【０００１】
【産業上の利用分野】本発明は、超高集積回路で用いら
れるバイポーラ接合トランジスタの製造方法に係り、特
にポリシリコンを使用してトランジスタのエミッタを形
成する方法に関する。
れるバイポーラ接合トランジスタの製造方法に係り、特
にポリシリコンを使用してトランジスタのエミッタを形
成する方法に関する。
【０００２】
【従来の技術】バイポーラ接合トランジスタ（Bipolar
Junction Transisto、以下「ＢＪＴ」という）は、ＭＯ
Ｓ電界効果トランジスタに比べて大きな電流および速い
動作速度が得られるので、最近は各製品の特定な部分を
ＭＯＳ電界効果トランジスタの代わりにＢＪＴを使用す
る場合が増えつつある。
Junction Transisto、以下「ＢＪＴ」という）は、ＭＯ
Ｓ電界効果トランジスタに比べて大きな電流および速い
動作速度が得られるので、最近は各製品の特定な部分を
ＭＯＳ電界効果トランジスタの代わりにＢＪＴを使用す
る場合が増えつつある。
【０００３】図１は典型的なＢＪＴの垂直構造を示した
ものである。図１に示すように、半導体基板１０内に
は、ベース領域１２、ベース領域１２内に形成されたエ
ミッタ領域１４、およびコレクタ抵抗を減少させるため
に形成されたコレクタ領域１６が形成されている。ま
た、半導体基板１０上には、絶縁膜１８によりそれぞれ
分離されエミッタ領域１４、ベース領域１２およびコレ
クタ領域１６とそれぞれ接続されるエミッタコンタクト
２０、ベースコンタクト２２およびコレクタコンタクト
２４が形成されている。
ものである。図１に示すように、半導体基板１０内に
は、ベース領域１２、ベース領域１２内に形成されたエ
ミッタ領域１４、およびコレクタ抵抗を減少させるため
に形成されたコレクタ領域１６が形成されている。ま
た、半導体基板１０上には、絶縁膜１８によりそれぞれ
分離されエミッタ領域１４、ベース領域１２およびコレ
クタ領域１６とそれぞれ接続されるエミッタコンタクト
２０、ベースコンタクト２２およびコレクタコンタクト
２４が形成されている。
【０００４】
【発明が解決しようとする課題】前記ＢＪＴの電流利得
を増加させるための一方法として、エミッタを高濃度で
ドーピングさせることによりコレクタ電流を増加させる
方法が知られている。しかし、電流利得を増加させるた
めにエミッタの濃度を増加させる場合、エミッタ−ベー
ス間の降伏電圧（Breakdown Voltage)が低くなり、接合
キャパシタンスが増えるという問題がある。
を増加させるための一方法として、エミッタを高濃度で
ドーピングさせることによりコレクタ電流を増加させる
方法が知られている。しかし、電流利得を増加させるた
めにエミッタの濃度を増加させる場合、エミッタ−ベー
ス間の降伏電圧（Breakdown Voltage)が低くなり、接合
キャパシタンスが増えるという問題がある。
【０００５】この問題を解決するために、半導体基板に
不純物をイオン注入してエミッタを形成方法に代えて、
半導体基板上に半導体基板と接触されるようにポリシリ
コン層を蒸着し、前記ポリシリコン層に不純物をイオン
注入してエミッタを形成する方法が提案されている（Si
licon Processing for the VLSI Era- Vol. II, pp.500
〜504 参照）。
不純物をイオン注入してエミッタを形成方法に代えて、
半導体基板上に半導体基板と接触されるようにポリシリ
コン層を蒸着し、前記ポリシリコン層に不純物をイオン
注入してエミッタを形成する方法が提案されている（Si
licon Processing for the VLSI Era- Vol. II, pp.500
〜504 参照）。
【０００６】図２〜図８を参照して、従来のポリシリコ
ンエミッタを使用したＰＮＰ構造のＢＪＴ製造方法を説
明する。図２に示すように、コレクタ抵抗を減少させる
ためのコレクタ領域３２の形成されている半導体基板３
０上にフォトレジストを塗布してフォトレジスト層を形
成した後、前記フォトレジスト層を蝕刻してフォトレジ
ストパターン３４を形成する。次に、フォトレジストパ
ターン３４をイオン注入マスクとして使用してＮ型の不
純物、例えば燐（Ｐ）を注入してベース領域３６を形成
する。
ンエミッタを使用したＰＮＰ構造のＢＪＴ製造方法を説
明する。図２に示すように、コレクタ抵抗を減少させる
ためのコレクタ領域３２の形成されている半導体基板３
０上にフォトレジストを塗布してフォトレジスト層を形
成した後、前記フォトレジスト層を蝕刻してフォトレジ
ストパターン３４を形成する。次に、フォトレジストパ
ターン３４をイオン注入マスクとして使用してＮ型の不
純物、例えば燐（Ｐ）を注入してベース領域３６を形成
する。
【０００７】次いで、図３に示すように、フォトレジス
トパターン３４を除去し、例えば酸化物を蒸着して酸化
膜を５００〜２０００Åの厚さで形成した後、これをパ
ターニングして酸化膜パターン３８を形成する。次い
で、図４に示すように、酸化膜パターン３８上にポリシ
リコンを蒸着して５００〜２０００Åの厚さのポリシリ
コン層４０を形成する。次に、ポリシリコン層４０にＰ
型の不純物、例えばホウ素（Ｂ）をイオン注入しアニー
リングを施す。これにより、注入されたホウ素不純物が
ポリシリコン層４０からこのポリシリコン層４０と隣接
している基板のベース領域３６中へ拡散されてベース領
域３６内にエミッタ領域４２を形成する。
トパターン３４を除去し、例えば酸化物を蒸着して酸化
膜を５００〜２０００Åの厚さで形成した後、これをパ
ターニングして酸化膜パターン３８を形成する。次い
で、図４に示すように、酸化膜パターン３８上にポリシ
リコンを蒸着して５００〜２０００Åの厚さのポリシリ
コン層４０を形成する。次に、ポリシリコン層４０にＰ
型の不純物、例えばホウ素（Ｂ）をイオン注入しアニー
リングを施す。これにより、注入されたホウ素不純物が
ポリシリコン層４０からこのポリシリコン層４０と隣接
している基板のベース領域３６中へ拡散されてベース領
域３６内にエミッタ領域４２を形成する。
【０００８】次いで、図５に示すように、不純物の注入
されたポリシリコン層４０をパターニングしてエミッタ
領域４２と接触するポリシリコンエミッタ４４を形成す
る。次いで、図６に示すように、後に形成されるエミッ
タコンタクト、ベースコンタクトおよびコレクタコンタ
クトを絶縁させる目的で絶縁物、例えば酸化物を前記結
果物上に蒸着して酸化膜４６を形成する。
されたポリシリコン層４０をパターニングしてエミッタ
領域４２と接触するポリシリコンエミッタ４４を形成す
る。次いで、図６に示すように、後に形成されるエミッ
タコンタクト、ベースコンタクトおよびコレクタコンタ
クトを絶縁させる目的で絶縁物、例えば酸化物を前記結
果物上に蒸着して酸化膜４６を形成する。
【０００９】次いで、図７に示すように、酸化膜４６を
等方性蝕刻した後、異方性蝕刻することにより、エミッ
タコンタクトホールｅ、ベースコンタクトホールｂおよ
びコレクタコンタクトホールｃを形成する。そして、図
８に示すように、前記結果物全面においてエミッタコン
タクトホールｅ、ベースコンタクトホールｂおよびコレ
クタコンタクトホールｃを埋め込み、かつ酸化膜４６上
に一定の厚さを有するように導電層を蒸着する。続い
て、前記導電層をパターニングすることにより、ポリシ
リコンエミッタ４４と接続するエミッタコンタクト５
０、ベース領域３６と接続するベースコンタクト５２お
よびコレクタ領域３２と接続するコレクタコンタクト５
４を形成する。
等方性蝕刻した後、異方性蝕刻することにより、エミッ
タコンタクトホールｅ、ベースコンタクトホールｂおよ
びコレクタコンタクトホールｃを形成する。そして、図
８に示すように、前記結果物全面においてエミッタコン
タクトホールｅ、ベースコンタクトホールｂおよびコレ
クタコンタクトホールｃを埋め込み、かつ酸化膜４６上
に一定の厚さを有するように導電層を蒸着する。続い
て、前記導電層をパターニングすることにより、ポリシ
リコンエミッタ４４と接続するエミッタコンタクト５
０、ベース領域３６と接続するベースコンタクト５２お
よびコレクタ領域３２と接続するコレクタコンタクト５
４を形成する。
【００１０】前記のように形成されたポリシリコンエミ
ッタによると、エミッタ領域を薄く形成することによ
り、ベース−エミッタ間における接合キャパシタンスの
増加を防止することができる。しかし、製造工程の面か
らみると、このポリシリコンエミッタ形成方法によると
ポリシリコンエミッタを形成するための写真蝕刻工程が
追加されるため、工程が複雑でコストが増加するという
短所がある。
ッタによると、エミッタ領域を薄く形成することによ
り、ベース−エミッタ間における接合キャパシタンスの
増加を防止することができる。しかし、製造工程の面か
らみると、このポリシリコンエミッタ形成方法によると
ポリシリコンエミッタを形成するための写真蝕刻工程が
追加されるため、工程が複雑でコストが増加するという
短所がある。
【００１１】本発明の目的は、ポリシリコンエミッタを
形成するための写真蝕刻工程の追加を行うことなくポリ
シリコンエミッタを備えたバイポーラ接合トランジスタ
を形成する方法を提供することにある。
形成するための写真蝕刻工程の追加を行うことなくポリ
シリコンエミッタを備えたバイポーラ接合トランジスタ
を形成する方法を提供することにある。
【００１２】
【課題を解決するための手段】前記の目的を達成するた
めに、本発明は、ベース領域およびコレクタ領域の形成
されている半導体基板上に第１絶縁膜を形成する第１段
階と、前記第１絶縁膜を前記ベース領域の一部が露出さ
れるようにパターニングしてエミッタコンタクトホール
を形成する第２段階と、前記第２段階で得られた結果物
の全面に第１導電層を形成する第３段階と、前記第１導
電層に不純物をイオン注入する第４段階と、前記ベース
領域の一部および前記コレクタ領域の一部が露出される
ように前記第１絶縁膜および前記第１導電層をパターニ
ングしてベースコンタクトホールおよびコレクタコンタ
クトホールを形成する第５段階と、前記エミッタコンタ
クトホール、前記ベースコンタクトホールおよび前記コ
レクタコンタクトホールの形成されている前記第５段階
で得られた結果物の全面に第２導電層を形成する第６段
階と、前記第２導電層および前記第１導電層とをパター
ニングして、前記エミッタコンタクトホールを通じて前
記基板と接続されるエミッタコンタクト、前記ベースコ
ンタクトホールを通じて前記基板と接続されるベースコ
ンタクト、および前記コレクタコンタクトホールを通じ
て前記基板と接続されるコレクタコンタクトを形成する
第７段階と、を備えることを特徴とするバイポーラトラ
ンジスタの製造方法を提供する。
めに、本発明は、ベース領域およびコレクタ領域の形成
されている半導体基板上に第１絶縁膜を形成する第１段
階と、前記第１絶縁膜を前記ベース領域の一部が露出さ
れるようにパターニングしてエミッタコンタクトホール
を形成する第２段階と、前記第２段階で得られた結果物
の全面に第１導電層を形成する第３段階と、前記第１導
電層に不純物をイオン注入する第４段階と、前記ベース
領域の一部および前記コレクタ領域の一部が露出される
ように前記第１絶縁膜および前記第１導電層をパターニ
ングしてベースコンタクトホールおよびコレクタコンタ
クトホールを形成する第５段階と、前記エミッタコンタ
クトホール、前記ベースコンタクトホールおよび前記コ
レクタコンタクトホールの形成されている前記第５段階
で得られた結果物の全面に第２導電層を形成する第６段
階と、前記第２導電層および前記第１導電層とをパター
ニングして、前記エミッタコンタクトホールを通じて前
記基板と接続されるエミッタコンタクト、前記ベースコ
ンタクトホールを通じて前記基板と接続されるベースコ
ンタクト、および前記コレクタコンタクトホールを通じ
て前記基板と接続されるコレクタコンタクトを形成する
第７段階と、を備えることを特徴とするバイポーラトラ
ンジスタの製造方法を提供する。
【００１３】望ましい実施例によると、前記第１絶縁膜
は、ＬＴＯまたはＨＴＯの単一層に形成したり、ＬＴＯ
−ＢＰＳＧ、ＨＴＯ−ＢＰＳＧの二重層に形成すること
ができ、前記第１導電層はポリシリコンまたは in-situ
ドーピングポリシリコン群からいずれか１つを選択して
形成することができる。また、前記第４段階後、アニー
リング工程をさらに備えることもでき、前記アニーリン
グは、８００〜９５０℃の温度と窒素雰囲気で施した
り、ＲＴＡ(RapidThermal Anneal)方法で６００℃以上
の温度と窒素雰囲気で施すことができる。一方、前記第
２導電層はポリシリコン、in-situ ドーピングポリシリ
コン、金属シリサイド群からいずれか１つを選択する。
は、ＬＴＯまたはＨＴＯの単一層に形成したり、ＬＴＯ
−ＢＰＳＧ、ＨＴＯ−ＢＰＳＧの二重層に形成すること
ができ、前記第１導電層はポリシリコンまたは in-situ
ドーピングポリシリコン群からいずれか１つを選択して
形成することができる。また、前記第４段階後、アニー
リング工程をさらに備えることもでき、前記アニーリン
グは、８００〜９５０℃の温度と窒素雰囲気で施した
り、ＲＴＡ(RapidThermal Anneal)方法で６００℃以上
の温度と窒素雰囲気で施すことができる。一方、前記第
２導電層はポリシリコン、in-situ ドーピングポリシリ
コン、金属シリサイド群からいずれか１つを選択する。
【００１４】
【作用】エミッタ領域を薄く形成することにより、ベー
ス−エミッタ接合キャパシタンスの増加を防止すること
ができ、第２導電層のパターニング時にポリシリコンエ
ミッタもセルフアライン（自己整合）され同時にパター
ニングされる。
ス−エミッタ接合キャパシタンスの増加を防止すること
ができ、第２導電層のパターニング時にポリシリコンエ
ミッタもセルフアライン（自己整合）され同時にパター
ニングされる。
【００１５】
【実施例】以下、添付した図面に基づき本発明の実施例
を詳細に説明する。図９〜図１４は、本発明によるポリ
シリコンエミッタを備えたＰＮＰ構造のＢＪＴ製造方法
を順に説明するための断面図である。図９はベース領域
１０６を形成する段階を示す。コレクタ抵抗を減少させ
るためのコレクタ領域１０２の形成されている半導体基
板１００上にフォトレジストを塗布してフォトレジスト
層を形成し、これをパターニングしてフォトレジストパ
ターン１０４を形成する。このフォトレジストパターン
１０４をイオン注入マスクとして使用してＮ型の不純
物、例えば燐（Ｐ）をイオン注入して基板１００内にベ
ース領域１０６を形成する。この際、前記Ｎ型の不純物
は１３０〜１８０ＫｅＶのエネルギーと３．０×１０13
〜１．０×１０14ions／cm2 のドーズでイオン注入す
る。
を詳細に説明する。図９〜図１４は、本発明によるポリ
シリコンエミッタを備えたＰＮＰ構造のＢＪＴ製造方法
を順に説明するための断面図である。図９はベース領域
１０６を形成する段階を示す。コレクタ抵抗を減少させ
るためのコレクタ領域１０２の形成されている半導体基
板１００上にフォトレジストを塗布してフォトレジスト
層を形成し、これをパターニングしてフォトレジストパ
ターン１０４を形成する。このフォトレジストパターン
１０４をイオン注入マスクとして使用してＮ型の不純
物、例えば燐（Ｐ）をイオン注入して基板１００内にベ
ース領域１０６を形成する。この際、前記Ｎ型の不純物
は１３０〜１８０ＫｅＶのエネルギーと３．０×１０13
〜１．０×１０14ions／cm2 のドーズでイオン注入す
る。
【００１６】図１０は第１絶縁膜１０８を形成する段階
を示す。フォトレジストパターン１０４を除去し、基板
１００上に第１絶縁膜１０８、例えばＬＴＯ（Low Tem
perature Oxide）を２０００〜６０００Åの厚さを有す
るように形成する。この際、第１絶縁膜１０８はＨＴＯ
（High Temperature Oxide）で形成することもでき、Ｌ
ＴＯまたはＨＴＯとＢＰＳＧの二重層として形成するこ
ともできる。
を示す。フォトレジストパターン１０４を除去し、基板
１００上に第１絶縁膜１０８、例えばＬＴＯ（Low Tem
perature Oxide）を２０００〜６０００Åの厚さを有す
るように形成する。この際、第１絶縁膜１０８はＨＴＯ
（High Temperature Oxide）で形成することもでき、Ｌ
ＴＯまたはＨＴＯとＢＰＳＧの二重層として形成するこ
ともできる。
【００１７】図１１はエミッタコンタクトホールｅ′を
形成する段階を示す。基板１００のベース領域１０６の
一部が露出されるように第１絶縁膜１０８を蝕刻する。
ここで、エミッタコンタクトホールｅ′は、第１絶縁膜
１０８を等方性蝕刻した後に異方性蝕刻することにより
形成することもでき、また異方性蝕刻のみを施して形成
することもできる。
形成する段階を示す。基板１００のベース領域１０６の
一部が露出されるように第１絶縁膜１０８を蝕刻する。
ここで、エミッタコンタクトホールｅ′は、第１絶縁膜
１０８を等方性蝕刻した後に異方性蝕刻することにより
形成することもでき、また異方性蝕刻のみを施して形成
することもできる。
【００１８】図１２は第１導電層１１０を形成する段階
を示す。エミッタコンタクトホールｅ′の形成されてい
る前記結果物全面にポリシリコンを蒸着して５００〜２
０００Å厚さの第１導電層１１０を形成する。次いで、
第１導電層１１０にＰ型の不純物、例えばホウ素（Ｂ）
をイオン注入し８００〜９５０℃の温度の窒素雰囲気で
アニーリングを行う。このアニーリングにより、前記ホ
ウ素不純物は第１導電層１１０から第１導電層１１０と
隣接している基板のベース領域１０６中へと拡散されて
ベース領域１０６内にエミッタ領域１１３を形成する。
この際、前記ホウ素不純物は５０〜１００ＫｅＶのエネ
ルギーと２．０×１０15〜６．０×１０ 17ions／cm2 の
ドーズでイオン注入する。ここで、前記アニーリングは
６００℃以上の温度でＲＴＡ方法で行うことができ、第
１導電層１１０を in-situポリシリコンで形成すること
もできる。
を示す。エミッタコンタクトホールｅ′の形成されてい
る前記結果物全面にポリシリコンを蒸着して５００〜２
０００Å厚さの第１導電層１１０を形成する。次いで、
第１導電層１１０にＰ型の不純物、例えばホウ素（Ｂ）
をイオン注入し８００〜９５０℃の温度の窒素雰囲気で
アニーリングを行う。このアニーリングにより、前記ホ
ウ素不純物は第１導電層１１０から第１導電層１１０と
隣接している基板のベース領域１０６中へと拡散されて
ベース領域１０６内にエミッタ領域１１３を形成する。
この際、前記ホウ素不純物は５０〜１００ＫｅＶのエネ
ルギーと２．０×１０15〜６．０×１０ 17ions／cm2 の
ドーズでイオン注入する。ここで、前記アニーリングは
６００℃以上の温度でＲＴＡ方法で行うことができ、第
１導電層１１０を in-situポリシリコンで形成すること
もできる。
【００１９】図１３はベースコンタクトホールｂ′およ
びコレクタコンタクトホールｃ′を形成する段階を示
す。エミッタコンタクトホールｅ′の形成されている第
１絶縁膜１０８および第１導電層１１０を基板１００の
ベース領域１０６とコレクタ領域１０２の一部が露出さ
れるようにパターニングすることにより、ベースコンタ
クトホールｂ′およびコレクタコンタクトホールｃ′を
形成する。この際、エミッタコンタクトホールｅ′を形
成するときと同様に、ベースコンタクトホールｂ′およ
びコレクタコンタクトホールｃ′は第１導電層１１０お
よび第１絶縁膜１０８を等方性蝕刻した後に異方性蝕刻
して形成することもでき、また異方性蝕刻のみを施して
形成することもできる。
びコレクタコンタクトホールｃ′を形成する段階を示
す。エミッタコンタクトホールｅ′の形成されている第
１絶縁膜１０８および第１導電層１１０を基板１００の
ベース領域１０６とコレクタ領域１０２の一部が露出さ
れるようにパターニングすることにより、ベースコンタ
クトホールｂ′およびコレクタコンタクトホールｃ′を
形成する。この際、エミッタコンタクトホールｅ′を形
成するときと同様に、ベースコンタクトホールｂ′およ
びコレクタコンタクトホールｃ′は第１導電層１１０お
よび第１絶縁膜１０８を等方性蝕刻した後に異方性蝕刻
して形成することもでき、また異方性蝕刻のみを施して
形成することもできる。
【００２０】図１４はエミッタコンタクト１１６、ベー
スコンタクト１１８およびコレクタコンタクト１２０を
形成する段階を示す。前記結果物の全面に、エミッタコ
ンタクト１１６、ベースコンタクト１１８およびコレク
タコンタクト１２０を埋め込み、かつ第１導電層１１０
上に一定の厚さを有するように第２導電層を蒸着する。
次に、前記第２導電層をパターニングしてエミッタコン
タクト１１６、ベースコンタクト１１８およびコレクタ
コンタクト１２０を形成する。このとき、エミッタポリ
シリコン層１１０も同時にパターニングされてポリシリ
コンエミッタ１１２が形成される。ここで、前記第２導
電層はポリシリコン、 in-situドーピングポリシリコ
ン、および金属シリサイド物質から選択されたいずれか
１つであるのが望ましい。
スコンタクト１１８およびコレクタコンタクト１２０を
形成する段階を示す。前記結果物の全面に、エミッタコ
ンタクト１１６、ベースコンタクト１１８およびコレク
タコンタクト１２０を埋め込み、かつ第１導電層１１０
上に一定の厚さを有するように第２導電層を蒸着する。
次に、前記第２導電層をパターニングしてエミッタコン
タクト１１６、ベースコンタクト１１８およびコレクタ
コンタクト１２０を形成する。このとき、エミッタポリ
シリコン層１１０も同時にパターニングされてポリシリ
コンエミッタ１１２が形成される。ここで、前記第２導
電層はポリシリコン、 in-situドーピングポリシリコ
ン、および金属シリサイド物質から選択されたいずれか
１つであるのが望ましい。
【００２１】なお、本発明は前記実施例に限定されるも
のではなく、本発明の思想を逸脱しない範囲内において
種々の改変をなし得ることは無論である。
のではなく、本発明の思想を逸脱しない範囲内において
種々の改変をなし得ることは無論である。
【００２２】
【効果】以上で説明したように、本発明のポリシリコン
エミッタを備えたＢＪＴ製造方法によると、エミッタ領
域を薄く形成することにより、ベース−エミッタ接合キ
ャパシタンスの増加を防止することができ、第２導電層
のパターニング時にポリシリコンエミッタもセルフアラ
インされ同時にパターニングされるために、従来に比べ
て工程の単純化が可能であり、ポリシリコンエミッタの
ミスアラインが発生するおそれがない。
エミッタを備えたＢＪＴ製造方法によると、エミッタ領
域を薄く形成することにより、ベース−エミッタ接合キ
ャパシタンスの増加を防止することができ、第２導電層
のパターニング時にポリシリコンエミッタもセルフアラ
インされ同時にパターニングされるために、従来に比べ
て工程の単純化が可能であり、ポリシリコンエミッタの
ミスアラインが発生するおそれがない。
【図１】半導体基板上に形成された典型的なＢＪＴの垂
直構造を示した断面図である。
直構造を示した断面図である。
【図２】従来のポリシリコンエミッタを備えたＰＮＰ構
造のＢＪＴ製造方法を説明するための断面図である。
造のＢＪＴ製造方法を説明するための断面図である。
【図３】従来のポリシリコンエミッタを備えたＰＮＰ構
造のＢＪＴ製造方法を説明するための断面図である。
造のＢＪＴ製造方法を説明するための断面図である。
【図４】従来のポリシリコンエミッタを備えたＰＮＰ構
造のＢＪＴ製造方法を説明するための断面図である。
造のＢＪＴ製造方法を説明するための断面図である。
【図５】従来のポリシリコンエミッタを備えたＰＮＰ構
造のＢＪＴ製造方法を説明するための断面図である。
造のＢＪＴ製造方法を説明するための断面図である。
【図６】従来のポリシリコンエミッタを備えたＰＮＰ構
造のＢＪＴ製造方法を説明するための断面図である。
造のＢＪＴ製造方法を説明するための断面図である。
【図７】従来のポリシリコンエミッタを備えたＰＮＰ構
造のＢＪＴ製造方法を説明するための断面図である。
造のＢＪＴ製造方法を説明するための断面図である。
【図８】従来のポリシリコンエミッタを備えたＰＮＰ構
造のＢＪＴ製造方法を説明するための断面図である。
造のＢＪＴ製造方法を説明するための断面図である。
【図９】本発明によるポリシリコンエミッタを備えたＰ
ＮＰ構造のＢＪＴ製造方法を説明するための断面図であ
る。
ＮＰ構造のＢＪＴ製造方法を説明するための断面図であ
る。
【図１０】本発明によるポリシリコンエミッタを備えた
ＰＮＰ構造のＢＪＴ製造方法を説明するための断面図で
ある。
ＰＮＰ構造のＢＪＴ製造方法を説明するための断面図で
ある。
【図１１】本発明によるポリシリコンエミッタを備えた
ＰＮＰ構造のＢＪＴ製造方法を説明するための断面図で
ある。
ＰＮＰ構造のＢＪＴ製造方法を説明するための断面図で
ある。
【図１２】本発明によるポリシリコンエミッタを備えた
ＰＮＰ構造のＢＪＴ製造方法を説明するための断面図で
ある。
ＰＮＰ構造のＢＪＴ製造方法を説明するための断面図で
ある。
【図１３】本発明によるポリシリコンエミッタを備えた
ＰＮＰ構造のＢＪＴ製造方法を説明するための断面図で
ある。
ＰＮＰ構造のＢＪＴ製造方法を説明するための断面図で
ある。
【図１４】本発明によるポリシリコンエミッタを備えた
ＰＮＰ構造のＢＪＴ製造方法を説明するための断面図で
ある。
ＰＮＰ構造のＢＪＴ製造方法を説明するための断面図で
ある。
１００ 半導体基板 １０２ コレクタ領域 １０４ フォトレジストパターン １０６ ベース領域 １０８ 第１絶縁膜 １１０ 第１導電層 １１２ ポリシリコンエミッタ １１３ エミッタ領域 １１６ エミッタコンタクト １１８ ベースコンタクト １２０ コレクタコンタクト
───────────────────────────────────────────────────── フロントページの続き (72)発明者 張 東洙 大韓民国 京畿道 水原市 長安区 亭子 洞 417番地 グリーンマンション棟 1007号
Claims (7)
- 【請求項１】 ベース領域およびコレクタ領域の形成さ
れている半導体基板上に第１絶縁膜を形成する第１段階
と、 前記第１絶縁膜を前記ベース領域の一部が露出されるよ
うにパターニングしてエミッタコンタクトホールを形成
する第２段階と、 前記第２段階で得られた結果物の全面に第１導電層を形
成する第３段階と、 前記第１導電層に不純物をイオン注入する第４段階と、 前記ベース領域の一部および前記コレクタ領域の一部が
露出されるように前記第１導電層および前記第１絶縁膜
をパターニングしてベースコンタクトホールおよびコレ
クタコンタクトホールを形成する第５段階と、 前記エミッタコンタクトホール、前記ベースコンタクト
ホールおよび前記コレクタコンタクトホールの形成され
ている前記第５段階で得られた結果物の全面に第２導電
層を形成する第６段階と、 前記第２導電層および前記第１導電層をパターニングし
て、前記エミッタコンタクトホールを通じて前記基板と
接続されるエミッタコンタクト、前記ベースコンタクト
ホールを通じて前記基板と接続されるベースコンタク
ト、および前記コレクタコンタクトホールを通じて前記
基板と接続されるコレクタコンタクトを形成する第７段
階と、 を備えることを特徴とするポリシリコンエミッタを備え
たバイポーラ接合トランジスタの製造方法。 - 【請求項２】 前記第１絶縁膜は、ＬＴＯ、ＨＴＯ、Ｌ
ＴＯ−ＢＰＳＧまたはＨＴＯ−ＢＰＳＧの群から選択さ
れたいずれか１つで形成することを特徴とする請求項１
記載のポリシリコンエミッタを備えたバイポーラ接合ト
ランジスタの製造方法。 - 【請求項３】 前記第１導電層はポリシリコンおよび i
n-situドーピングポリシリコンから選択されたいずれか
１つで形成されたことを特徴とする請求項１記載のポリ
シリコンエミッタを備えたバイポーラ接合トランジスタ
の製造方法。 - 【請求項４】 前記第４段階後にアニーリング工程をさ
らに備えることを特徴とする請求項１記載のポリシリコ
ンエミッタを備えたバイポーラ接合トランジスタの製造
方法。 - 【請求項５】 前記アニーリング工程は、８００〜９５
０℃の温度の窒素雰囲気下で行うことを特徴とする請求
項４記載のポリシリコンエミッタを備えたバイポーラ接
合トランジスタの製造方法。 - 【請求項６】 前記アニーリング工程は、６００℃以上
の温度の窒素雰囲気下でＲＴＡ方法で行うことを特徴と
する請求項４記載のポリシリコンエミッタを備えたバイ
ポーラ接合トランジスタの製造方法。 - 【請求項７】 前記第２導電層は、ポリシリコン、in-s
itu ドーピングポリシリコン、金属シリサイドの群から
選択されたいずれか１つで形成されたことを特徴とする
請求項１記載のポリシリコンエミッタを備えたバイポー
ラ接合トランジスタの製造方法。
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|---|---|---|---|
| KR1994P13259 | 1994-06-13 | ||
| KR1019940013259A KR0161378B1 (ko) | 1994-06-13 | 1994-06-13 | 바이폴라 접합 트랜지스터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07335664A true JPH07335664A (ja) | 1995-12-22 |
| JP4276705B2 JP4276705B2 (ja) | 2009-06-10 |
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ID=19385188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14436295A Expired - Fee Related JP4276705B2 (ja) | 1994-06-13 | 1995-06-12 | ポリシリコンエミッタを備えたバイポーラ接合トランジスタの製造方法 |
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| Country | Link |
|---|---|
| US (1) | US5736447A (ja) |
| JP (1) | JP4276705B2 (ja) |
| KR (1) | KR0161378B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002270813A (ja) * | 2001-03-08 | 2002-09-20 | Nec Corp | 半導体装置の製造方法 |
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|---|---|---|---|---|
| KR0145058B1 (ko) * | 1994-12-31 | 1998-07-01 | 김광호 | 스태틱 랜덤 억세스 메모리 소자 및 제조방법 |
| KR100534519B1 (ko) * | 1998-09-18 | 2006-03-14 | 주식회사 코오롱 | 크림프성이 우수한 해도형 극세사 및 그의 제조방법. |
| US6180478B1 (en) | 1999-04-19 | 2001-01-30 | Industrial Technology Research Institute | Fabrication process for a single polysilicon layer, bipolar junction transistor featuring reduced junction capacitance |
| US20070102789A1 (en) * | 2005-11-09 | 2007-05-10 | International Business Machines Corporation | Bipolar transistor and back-gated transistor structure and method |
| US8486797B1 (en) | 2012-05-25 | 2013-07-16 | International Business Machines Corporation | Bipolar junction transistor with epitaxial contacts |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5775453A (en) * | 1980-10-29 | 1982-05-12 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
| JPH0817180B2 (ja) * | 1989-06-27 | 1996-02-21 | 株式会社東芝 | 半導体装置の製造方法 |
| JPH07114210B2 (ja) * | 1990-01-26 | 1995-12-06 | 株式会社東芝 | 半導体装置の製造方法 |
| US5296388A (en) * | 1990-07-13 | 1994-03-22 | Matsushita Electric Industrial Co., Ltd. | Fabrication method for semiconductor devices |
| US5420050A (en) * | 1993-12-20 | 1995-05-30 | United Technologies Corporation | Method of enhancing the current gain of bipolar junction transistors |
-
1994
- 1994-06-13 KR KR1019940013259A patent/KR0161378B1/ko not_active Expired - Fee Related
-
1995
- 1995-06-12 JP JP14436295A patent/JP4276705B2/ja not_active Expired - Fee Related
-
1996
- 1996-07-26 US US08/686,411 patent/US5736447A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002270813A (ja) * | 2001-03-08 | 2002-09-20 | Nec Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960002878A (ko) | 1996-01-26 |
| US5736447A (en) | 1998-04-07 |
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| KR0161378B1 (ko) | 1998-12-01 |
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