JPH0817182B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0817182B2 JPH0817182B2 JP4340832A JP34083292A JPH0817182B2 JP H0817182 B2 JPH0817182 B2 JP H0817182B2 JP 4340832 A JP4340832 A JP 4340832A JP 34083292 A JP34083292 A JP 34083292A JP H0817182 B2 JPH0817182 B2 JP H0817182B2
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Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/01—Manufacture or treatment
- H10D10/051—Manufacture or treatment of vertical BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/177—Base regions of bipolar transistors, e.g. BJTs or IGBTs
Landscapes
- Bipolar Transistors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、トランジスタ、より詳
細にはエミッタ領域下部のベース領域以外のベース抵抗
（以下外部ベース抵抗という）および雑音の低いバイポ
ーラ・トランジスタを有する半導体装置の製造方法に関
する。
細にはエミッタ領域下部のベース領域以外のベース抵抗
（以下外部ベース抵抗という）および雑音の低いバイポ
ーラ・トランジスタを有する半導体装置の製造方法に関
する。
【０００２】
【従来の技術】従来のＮＰＮトランジスタ１０を図１に
示す。Ｐ-基板１２上に、Ｎ+埋設領域１４を設けてあ
る。Ｎ+埋設領域１４上に、Ｎ-エピタキシャル層１６を
設けてある。１対のＮ+領域１８、２０が、Ｎ-層１６を
貫通してコンタクト２２への接続を行い、線２４を介し
て接続可能なコレクタ電極を形成している。Ｐ領域３０
が、Ｎ-層１６上に形成されており、コンタクト３２、
３４がこのベース領域３０への接続を行っている。線３
６は、コンタクト３２、３４へのアクセスを可能にして
いる。Ｐ領域３０にＮ++領域３８が設けられており、コ
ンタクト４０および線４２がトランジスタ１０のエミッ
タを形成している。ベース領域３０は、拡散またはイオ
ン注入を行うことができる。ＳｉＯ2層２１は分離を行
う。
示す。Ｐ-基板１２上に、Ｎ+埋設領域１４を設けてあ
る。Ｎ+埋設領域１４上に、Ｎ-エピタキシャル層１６を
設けてある。１対のＮ+領域１８、２０が、Ｎ-層１６を
貫通してコンタクト２２への接続を行い、線２４を介し
て接続可能なコレクタ電極を形成している。Ｐ領域３０
が、Ｎ-層１６上に形成されており、コンタクト３２、
３４がこのベース領域３０への接続を行っている。線３
６は、コンタクト３２、３４へのアクセスを可能にして
いる。Ｐ領域３０にＮ++領域３８が設けられており、コ
ンタクト４０および線４２がトランジスタ１０のエミッ
タを形成している。ベース領域３０は、拡散またはイオ
ン注入を行うことができる。ＳｉＯ2層２１は分離を行
う。
【０００３】このバイポーラ・トランジスタ設計および
その他の同設計に関する従来の技術では、ベースのシー
ト抵抗値に関して対立する要求があり、それらの妥協が
余儀なくされている。すなわち、エミッタおよびベース
の幅が与えられているものとして、利得およびエミッタ
注入効率を上げ、エミッタ・ベース容量を減らし、トラ
ンジスタの周波数応答を向上することによりデバイスの
性能を高めるには、ベースのシート抵抗が大きいことが
望ましい。
その他の同設計に関する従来の技術では、ベースのシー
ト抵抗値に関して対立する要求があり、それらの妥協が
余儀なくされている。すなわち、エミッタおよびベース
の幅が与えられているものとして、利得およびエミッタ
注入効率を上げ、エミッタ・ベース容量を減らし、トラ
ンジスタの周波数応答を向上することによりデバイスの
性能を高めるには、ベースのシート抵抗が大きいことが
望ましい。
【０００４】しかし、一方でベースのシート抵抗が大き
いと、外部ベース抵抗が大きくなって、ある種の回路の
応用例では好ましくない。
いと、外部ベース抵抗が大きくなって、ある種の回路の
応用例では好ましくない。
【０００５】外部ベース抵抗が大きいことのもう１つの
重大な結果は、トランジスタの雑音が増えることであ
る。雑音の増加はたいていの応用例で好ましくないが、
低レベル信号の検出および処理が必要な応用例では特に
重大である。したがって、外部ベース抵抗を小さくし雑
音を少なくするには、ベースのシート抵抗を小さくする
ことが望ましい。
重大な結果は、トランジスタの雑音が増えることであ
る。雑音の増加はたいていの応用例で好ましくないが、
低レベル信号の検出および処理が必要な応用例では特に
重大である。したがって、外部ベース抵抗を小さくし雑
音を少なくするには、ベースのシート抵抗を小さくする
ことが望ましい。
【０００６】従来技術のトランジスタのベースのシート
抵抗に関しては、シート抵抗の大小についてこのような
矛盾する要求があり、それらの妥協が余儀なくされてい
る。したがって、この矛盾を解決し、利得が大きく、外
部ベース抵抗が小さく、雑音が少なく、しかも従来技術
のトランジスタと製造コストがさほど変わらない、バイ
ポーラ・トランジスタが極めて望ましい。
抵抗に関しては、シート抵抗の大小についてこのような
矛盾する要求があり、それらの妥協が余儀なくされてい
る。したがって、この矛盾を解決し、利得が大きく、外
部ベース抵抗が小さく、雑音が少なく、しかも従来技術
のトランジスタと製造コストがさほど変わらない、バイ
ポーラ・トランジスタが極めて望ましい。
【０００７】
【発明が解決しようとする課題】本発明の目的は、図１
に示した従来のトランジスタの基本的構造を変えること
なく、このトランジスタに、外部ベース領域をつけ加え
る製造方法を実現することであり、しかもこのように外
部ベース領域をつけ加えたトランジスタでは、外部ベー
ス抵抗が低くそして雑音が低く、しかも他のトランジス
タ特性が低下されない。従来のトランジスタの基本的構
造を変えないとは、具体的には、従来のトランジスタ・
デザインにおけるベース・エミッタ接合の位置を変更し
ないこと、そして従来のトランジスタ・デザインで得ら
れた特性を維持すること等を意味する。例えば、従来図
１のトランジスタの製造に使用していたベース領域形成
用のマスクそしてエミッタ形成用のマスクを変更せず
に、外部ベース領域を形成すること意味する。これの理
由は、このような新たな外部ベース領域を形成するに当
たり、従来使用されていた上記のような両マスクを作り
直すのでは、製造ラインのデザインを変更することにな
り、コスト的に受け入れられず、又製造までの立ち上が
りに時間がかかるからである。更にこれに加えて、新た
に形成した外部ベース領域からベース・コンタクトに至
る抵抗を低く抑えることが必要である。このように、本
発明は、上記の従来の構造に新たな外部ベース領域をつ
け加えるに際して、この追加により生じる弊害をなくす
ることが出来る。
に示した従来のトランジスタの基本的構造を変えること
なく、このトランジスタに、外部ベース領域をつけ加え
る製造方法を実現することであり、しかもこのように外
部ベース領域をつけ加えたトランジスタでは、外部ベー
ス抵抗が低くそして雑音が低く、しかも他のトランジス
タ特性が低下されない。従来のトランジスタの基本的構
造を変えないとは、具体的には、従来のトランジスタ・
デザインにおけるベース・エミッタ接合の位置を変更し
ないこと、そして従来のトランジスタ・デザインで得ら
れた特性を維持すること等を意味する。例えば、従来図
１のトランジスタの製造に使用していたベース領域形成
用のマスクそしてエミッタ形成用のマスクを変更せず
に、外部ベース領域を形成すること意味する。これの理
由は、このような新たな外部ベース領域を形成するに当
たり、従来使用されていた上記のような両マスクを作り
直すのでは、製造ラインのデザインを変更することにな
り、コスト的に受け入れられず、又製造までの立ち上が
りに時間がかかるからである。更にこれに加えて、新た
に形成した外部ベース領域からベース・コンタクトに至
る抵抗を低く抑えることが必要である。このように、本
発明は、上記の従来の構造に新たな外部ベース領域をつ
け加えるに際して、この追加により生じる弊害をなくす
ることが出来る。
【０００８】
【課題を解決するための手段】本発明の製造方法は、 （ａ）第１導電型の半導体基板の表面に第２導電型のサ
ブ・コレクタ不純物を付着し、上記半導体基板の表面に
第２導電型のエピタキシャル層を付着し、上記サブ・コ
レクタ不純物を拡散してサブ・コレクタ領域を形成し、
上記エピタキシャル層の表面から上記サブ・コレクタ領
域の端部に延びる第２導電型のコレクタ接続領域を形成
する工程と、 （ｂ）上記コレクタ接続領域に接しないように上記エピ
タキシャル層の表面に第１導電型のベース領域を形成す
る工程と、 （ｃ）上記ベース領域の表面のうち、エミッタ形成予定
領域を囲む部分とベース・コレクタ接合との間の表面を
露出する開孔を有するマスク層を設けて、該露出された
表面に上記ベース領域よりも高濃度の第１導電型の外部
ベース領域用の不純物注入領域を注入する工程と、 （ｄ）上記工程（ｃ）のマスク層を除去し、上記エピタ
キシャル層の上に絶縁物層を形成し、該絶縁物層に、上
記コレクタ接続領域、上記外部ベース領域用の不純物注
入領域の一部、上記エミッタ形成予定領域を露出する開
孔を形成する工程と、 （ｅ）上記工程（ｄ）で形成した開孔のうち、上記外部
ベース領域用の不純物注入領域の一部を露出する開孔に
マスク層を形成し、上記コレクタ接続領域及び上記エミ
ッタ形成予定領域に第２導電型の不純物注入領域を注入
する工程と、 （ｆ）上記工程（ｅ）のマスク層を除去した後に加熱ア
ニールを行い、上記工程（ｃ）で注入した第１導電型の
外部ベース領域用の不純物注入領域の不純物、及び上記
工程（ｅ）で上記コレクタ接続領域及びエミッタ形成予
定領域に注入した第２導電型の不純物注入領域の不純物
を外方拡散して、上記外部ベース領域、上記コレクタ接
続領域の上部のコレクタ・コンタクト接続領域、そして
エミッタ領域を形成する工程と、 （ｇ）上記コレクタ・コンタクト接続領域、上記外部ベ
ース領域及び上記エミッタ領域にコレクタ・コンタク
ト、ベース・コンタクト及びエミッタ・コンタクトを形
成する工程と、 を有し、 上記工程（ｆ）の加熱アニール後の上記外部ベース領域
は、上記エピタキシャル層の表面における該表面と平行
な幅及び上記エピタキシャル層の表面から下方に延びる
深さを有し、上記工程（ｃ）の開孔の位置及び上記工程
（ｆ）の加熱アニールによる外方拡散は、上記外部ベー
ス領域の幅が、上記エピタキシャル層の表面におけるエ
ミッタ・ベース接合の端部と上記表面におけるベース・
コレクタ接合の端部との間に収まるように上記ベース領
域内に位置決めされ、そして上記深さが、上記エピタキ
シャル層の表面から上記ベース領域の底部を越えて上記
エピタキシャル層にまで延びるように選択されているこ
とを特徴とする。そして、上記工程（ｂ）は、上記エピ
タキシャル層の表面に酸化物層を形成した後に上記ベー
ス領域を形成することを含む。そして、上記工程（ｃ）
は、上記酸化物層を介して上記外部ベース用の不純物注
入領域を形成することを含む。そして、上記工程（ｄ）
は、上記酸化物層の上に上記絶縁物層を形成することを
含む。
ブ・コレクタ不純物を付着し、上記半導体基板の表面に
第２導電型のエピタキシャル層を付着し、上記サブ・コ
レクタ不純物を拡散してサブ・コレクタ領域を形成し、
上記エピタキシャル層の表面から上記サブ・コレクタ領
域の端部に延びる第２導電型のコレクタ接続領域を形成
する工程と、 （ｂ）上記コレクタ接続領域に接しないように上記エピ
タキシャル層の表面に第１導電型のベース領域を形成す
る工程と、 （ｃ）上記ベース領域の表面のうち、エミッタ形成予定
領域を囲む部分とベース・コレクタ接合との間の表面を
露出する開孔を有するマスク層を設けて、該露出された
表面に上記ベース領域よりも高濃度の第１導電型の外部
ベース領域用の不純物注入領域を注入する工程と、 （ｄ）上記工程（ｃ）のマスク層を除去し、上記エピタ
キシャル層の上に絶縁物層を形成し、該絶縁物層に、上
記コレクタ接続領域、上記外部ベース領域用の不純物注
入領域の一部、上記エミッタ形成予定領域を露出する開
孔を形成する工程と、 （ｅ）上記工程（ｄ）で形成した開孔のうち、上記外部
ベース領域用の不純物注入領域の一部を露出する開孔に
マスク層を形成し、上記コレクタ接続領域及び上記エミ
ッタ形成予定領域に第２導電型の不純物注入領域を注入
する工程と、 （ｆ）上記工程（ｅ）のマスク層を除去した後に加熱ア
ニールを行い、上記工程（ｃ）で注入した第１導電型の
外部ベース領域用の不純物注入領域の不純物、及び上記
工程（ｅ）で上記コレクタ接続領域及びエミッタ形成予
定領域に注入した第２導電型の不純物注入領域の不純物
を外方拡散して、上記外部ベース領域、上記コレクタ接
続領域の上部のコレクタ・コンタクト接続領域、そして
エミッタ領域を形成する工程と、 （ｇ）上記コレクタ・コンタクト接続領域、上記外部ベ
ース領域及び上記エミッタ領域にコレクタ・コンタク
ト、ベース・コンタクト及びエミッタ・コンタクトを形
成する工程と、 を有し、 上記工程（ｆ）の加熱アニール後の上記外部ベース領域
は、上記エピタキシャル層の表面における該表面と平行
な幅及び上記エピタキシャル層の表面から下方に延びる
深さを有し、上記工程（ｃ）の開孔の位置及び上記工程
（ｆ）の加熱アニールによる外方拡散は、上記外部ベー
ス領域の幅が、上記エピタキシャル層の表面におけるエ
ミッタ・ベース接合の端部と上記表面におけるベース・
コレクタ接合の端部との間に収まるように上記ベース領
域内に位置決めされ、そして上記深さが、上記エピタキ
シャル層の表面から上記ベース領域の底部を越えて上記
エピタキシャル層にまで延びるように選択されているこ
とを特徴とする。そして、上記工程（ｂ）は、上記エピ
タキシャル層の表面に酸化物層を形成した後に上記ベー
ス領域を形成することを含む。そして、上記工程（ｃ）
は、上記酸化物層を介して上記外部ベース用の不純物注
入領域を形成することを含む。そして、上記工程（ｄ）
は、上記酸化物層の上に上記絶縁物層を形成することを
含む。
【０００９】本発明は、低い外部ベース抵抗および雑音
を有し、同時に既存のＮＰＮトランジスタの好ましい特
性および電流定格を保持する、改良型のＮＰＮトランジ
スタを有する半導体装置の製造方法を提供する。また、
本発明のプロセス条件は、従来のトランジスタに対して
は従来のままでよい。また、注入が容易で、低コストで
あり、既存のトランジスタの信頼性に影響を及ぼすこと
がない。本発明によると、前もって注入により形成した
外部ベース領域用の不純物注入領域の不純物と、最後の
注入により形成したエミッタ領域用の不純物注入領域及
びコレクタ接続領域用の不純物注入領域の不純物とを、
一回の加熱アニールにより一度に外方拡散するので、エ
ミッタ領域と外部ベース領域との間の距離の制御が正確
になる。これに対して、従来は、各領域毎に不純物の注
入及び熱処理を行ったために、エミッタ領域及び外部ベ
ース領域の不純物が熱処理毎に外方拡散してエミッタ領
域及び外部ベース領域の間の距離を正確に制御すること
が困難であり、そして工程が複雑となり工程数が増え
た。本発明は、このように、エミッタ領域と外部ベース
領域との間の距離を正確に制御できると共に、工程数を
減少して製造コストを減少することができる。
を有し、同時に既存のＮＰＮトランジスタの好ましい特
性および電流定格を保持する、改良型のＮＰＮトランジ
スタを有する半導体装置の製造方法を提供する。また、
本発明のプロセス条件は、従来のトランジスタに対して
は従来のままでよい。また、注入が容易で、低コストで
あり、既存のトランジスタの信頼性に影響を及ぼすこと
がない。本発明によると、前もって注入により形成した
外部ベース領域用の不純物注入領域の不純物と、最後の
注入により形成したエミッタ領域用の不純物注入領域及
びコレクタ接続領域用の不純物注入領域の不純物とを、
一回の加熱アニールにより一度に外方拡散するので、エ
ミッタ領域と外部ベース領域との間の距離の制御が正確
になる。これに対して、従来は、各領域毎に不純物の注
入及び熱処理を行ったために、エミッタ領域及び外部ベ
ース領域の不純物が熱処理毎に外方拡散してエミッタ領
域及び外部ベース領域の間の距離を正確に制御すること
が困難であり、そして工程が複雑となり工程数が増え
た。本発明は、このように、エミッタ領域と外部ベース
領域との間の距離を正確に制御できると共に、工程数を
減少して製造コストを減少することができる。
【００１０】
【実施例】図２について説明する。Ｐ-基板５０には、
埋設Ｎ+サブコレクタ領域５２が設けられている。Ｎ+領
域は、ヒ素のイオン注入や拡散など当技術分野で周知の
ドーピング技術を使用して設けてある。Ｎ+拡散領域５
２の周囲にＰ+拡散領域５４が設けてあり、分離のため
に使用される。Ｐ+拡散領域５４は、ホウ素ドーピング
など当技術分野で周知の方法でドープしてある。
埋設Ｎ+サブコレクタ領域５２が設けられている。Ｎ+領
域は、ヒ素のイオン注入や拡散など当技術分野で周知の
ドーピング技術を使用して設けてある。Ｎ+拡散領域５
２の周囲にＰ+拡散領域５４が設けてあり、分離のため
に使用される。Ｐ+拡散領域５４は、ホウ素ドーピング
など当技術分野で周知の方法でドープしてある。
【００１１】図３について説明する。当技術分野で周知
のエピタキシャル成長技術を使用して、基板上にＮ-エ
ピタキシャル層５６を成長させる。次に、この構造を加
熱またはアニールして、Ｎ+サブコレクタ領域５２およ
びＰ+拡散領域５４を拡張する。さらに、Ｐ+領域５４と
同様の方法でＮ-エピタキシャル層５６中に別のＰ+拡散
領域５８を設ける。Ｐ+拡散領域５４、５８は、それら
の領域の間の領域の分離を行うことに留意されたい。た
だし、当技術分野で既知の他の分離技術を使用して分離
を行うこともできる。
のエピタキシャル成長技術を使用して、基板上にＮ-エ
ピタキシャル層５６を成長させる。次に、この構造を加
熱またはアニールして、Ｎ+サブコレクタ領域５２およ
びＰ+拡散領域５４を拡張する。さらに、Ｐ+領域５４と
同様の方法でＮ-エピタキシャル層５６中に別のＰ+拡散
領域５８を設ける。Ｐ+拡散領域５４、５８は、それら
の領域の間の領域の分離を行うことに留意されたい。た
だし、当技術分野で既知の他の分離技術を使用して分離
を行うこともできる。
【００１２】図４について説明する。当技術分野で周知
の方法により、Ｎ-エピタキシャル層５６を貫いてＮ+貫
通拡散領域即ちコレクタ接続領域６０を設けてある。
の方法により、Ｎ-エピタキシャル層５６を貫いてＮ+貫
通拡散領域即ちコレクタ接続領域６０を設けてある。
【００１３】図５について説明する。当技術分野で周知
の拡散技術を使用してＮ-エピタキシャル層５６中に、
コレクタ接続領域６０に接触しないように、Ｐベース拡
散領域６６を設けた後、二酸化シリコン（ＳｉＯ2）な
どの酸化物の層６２を設けてある。Ｐ+絶縁用拡散領域
５８の上から外側に延びる別の絶縁用酸化物層６４が設
けてある。
の拡散技術を使用してＮ-エピタキシャル層５６中に、
コレクタ接続領域６０に接触しないように、Ｐベース拡
散領域６６を設けた後、二酸化シリコン（ＳｉＯ2）な
どの酸化物の層６２を設けてある。Ｐ+絶縁用拡散領域
５８の上から外側に延びる別の絶縁用酸化物層６４が設
けてある。
【００１４】図６について説明する。酸化物層６２、６
４上にフォトレジスト・マスク６８を設ける。次に、フ
ォトレジスト・マスク６８を通してパターンを転写し、
酸化物層６２にアクセス・ウェル７０を設ける。
４上にフォトレジスト・マスク６８を設ける。次に、フ
ォトレジスト・マスク６８を通してパターンを転写し、
酸化物層６２にアクセス・ウェル７０を設ける。
【００１５】Ｐベース拡散領域６６の表面のうち、エミ
ッタ形成予定領域を囲む部分即ちエミッタ形成予定領域
よりもわずかに大きい部分とベース・コレクタ接合との
間の表面を露出する開孔を有するマスク層を設けて、こ
の露出された表面にベース領域よりも高濃度のＰ++の外
部ベース領域用の不純物注入領域７４を形成する。この
ために、基板を、矢印７２で示すホウ素注入源にさら
す。ホウ素注入の好ましい方法は、１８０ｋｅＶの運動
エネルギーのホウ素１１を９×１０14イオン／ｃｍ2の
量で与えることである。
ッタ形成予定領域を囲む部分即ちエミッタ形成予定領域
よりもわずかに大きい部分とベース・コレクタ接合との
間の表面を露出する開孔を有するマスク層を設けて、こ
の露出された表面にベース領域よりも高濃度のＰ++の外
部ベース領域用の不純物注入領域７４を形成する。この
ために、基板を、矢印７２で示すホウ素注入源にさら
す。ホウ素注入の好ましい方法は、１８０ｋｅＶの運動
エネルギーのホウ素１１を９×１０14イオン／ｃｍ2の
量で与えることである。
【００１６】図７について説明する。先に図６に関して
説明したホウ素ドーピング注入段階により、Ｐベース拡
散領域６６中に高度にドープした（ドーピング濃度がＰ
+拡散領域５４より高い）高導電性のＰ++注入領域７４
が形成されている。次に、フォトレジスト・マスク６８
を取り除く。
説明したホウ素ドーピング注入段階により、Ｐベース拡
散領域６６中に高度にドープした（ドーピング濃度がＰ
+拡散領域５４より高い）高導電性のＰ++注入領域７４
が形成されている。次に、フォトレジスト・マスク６８
を取り除く。
【００１７】図８について説明する。当技術分野で周知
の方法により、酸化物層６２上に窒化シリコン（Ｓｉ3
Ｎ4）層７６を設けてある。
の方法により、酸化物層６２上に窒化シリコン（Ｓｉ3
Ｎ4）層７６を設けてある。
【００１８】図９について説明する。窒化シリコン層７
６および酸化物層６２を通してパターンを転写し、Ｎ+
貫通拡散領域６０、Ｐ++注入領域７４、Ｐベース拡散領
域６６、Ｐ++注入領域７４、およびＮ+貫通拡散領域６
０にそれぞれアクセス・ウェル即ち開孔８０、８２、８
４、８６、８８を形成する。開孔８０及び８８は、コレ
クタ接続領域６０を露出し、開孔８２及び８６は、外部
ベース用の不純物注入領域７４の一部即ちコンタクト形
成用部分を露出し、そして開孔８４は、エミッタ形成予
定領域を露出する。
６および酸化物層６２を通してパターンを転写し、Ｎ+
貫通拡散領域６０、Ｐ++注入領域７４、Ｐベース拡散領
域６６、Ｐ++注入領域７４、およびＮ+貫通拡散領域６
０にそれぞれアクセス・ウェル即ち開孔８０、８２、８
４、８６、８８を形成する。開孔８０及び８８は、コレ
クタ接続領域６０を露出し、開孔８２及び８６は、外部
ベース用の不純物注入領域７４の一部即ちコンタクト形
成用部分を露出し、そして開孔８４は、エミッタ形成予
定領域を露出する。
【００１９】図１０について説明する。窒化シリコン層
７６上にフォトレジスト層９０を設ける。次に、フォト
レジスト層９０を通してパターンを転写し、Ｎ+貫通拡
散領域６０、Ｐベース拡散領域６６、およびＮ+貫通領
域６０にそれぞれアクセス・ウェル即ち開孔９２、９
４、９６を設ける。これにより、外部ベース領域用の不
純物注入領域７４の開孔８２及び８６はマスクされる。
次に、この構造を、矢印９８で示すヒ素ドーピング源に
さらす。
７６上にフォトレジスト層９０を設ける。次に、フォト
レジスト層９０を通してパターンを転写し、Ｎ+貫通拡
散領域６０、Ｐベース拡散領域６６、およびＮ+貫通領
域６０にそれぞれアクセス・ウェル即ち開孔９２、９
４、９６を設ける。これにより、外部ベース領域用の不
純物注入領域７４の開孔８２及び８６はマスクされる。
次に、この構造を、矢印９８で示すヒ素ドーピング源に
さらす。
【００２０】図１１について説明する。先に図１０に関
して説明したヒ素ドーピング注入段階で、高度にドープ
した（ドーピング濃度がＮ+貫通拡散領域６０およびＮ+
サブコレクタ領域５２より大きい）Ｎ++注入領域１０
０、１０２、１０４を設ける。Ｎ++注入領域１０２はエ
ミッタ領域である。次に、フォトレジスト層９０を取り
除く。
して説明したヒ素ドーピング注入段階で、高度にドープ
した（ドーピング濃度がＮ+貫通拡散領域６０およびＮ+
サブコレクタ領域５２より大きい）Ｎ++注入領域１０
０、１０２、１０４を設ける。Ｎ++注入領域１０２はエ
ミッタ領域である。次に、フォトレジスト層９０を取り
除く。
【００２１】図１２について説明する。約１０００℃の
温度で約１００分間加熱することにより構造全体をアニ
ールして、ドープされた注入領域７４、１００、１０
２、１０４を外方拡散させる。このアニール段階によ
り、Ｎ++エミッタ領域１０２とＰ++注入領域７４間の距
離ｄ1、ｄ2が短くなる。Ｎ++エミッタ領域１０２とＰ++
拡散領域７４間の距離はできるかぎり短いことが好まし
い。しかし、これらの領域を接触させることはできな
い。なぜなら、これらの領域が接触するとトランジスタ
の機能が破壊されるからである。好ましい実施例では、
距離ｄ１およびｄ２は、マスク設計寸法において１〜３
ミクロン程度である。
温度で約１００分間加熱することにより構造全体をアニ
ールして、ドープされた注入領域７４、１００、１０
２、１０４を外方拡散させる。このアニール段階によ
り、Ｎ++エミッタ領域１０２とＰ++注入領域７４間の距
離ｄ1、ｄ2が短くなる。Ｎ++エミッタ領域１０２とＰ++
拡散領域７４間の距離はできるかぎり短いことが好まし
い。しかし、これらの領域を接触させることはできな
い。なぜなら、これらの領域が接触するとトランジスタ
の機能が破壊されるからである。好ましい実施例では、
距離ｄ１およびｄ２は、マスク設計寸法において１〜３
ミクロン程度である。
【００２２】外方拡散された後に完成された外部ベース
領域７４は、エピタキシャル層の表面におけるこの表面
と平行な幅とこの表面から下方に延びる深さとを有す
る。この幅は、図示のように、エピタキシャル層の表面
におけるエミッタ・ベース接合の端部とこの表面におけ
るベース・コレクタ接合の端部との間に収まるようにベ
ース領域６６内に位置決めされ、そして深さは、エピタ
キシャル層の表面からベース領域６６の底部を越えてエ
ピタキシャル層にまで延び、そして外部ベース領域７４
の表面にベース・コンタクト１１２及び１１６がそれぞ
れ形成されている。
領域７４は、エピタキシャル層の表面におけるこの表面
と平行な幅とこの表面から下方に延びる深さとを有す
る。この幅は、図示のように、エピタキシャル層の表面
におけるエミッタ・ベース接合の端部とこの表面におけ
るベース・コレクタ接合の端部との間に収まるようにベ
ース領域６６内に位置決めされ、そして深さは、エピタ
キシャル層の表面からベース領域６６の底部を越えてエ
ピタキシャル層にまで延び、そして外部ベース領域７４
の表面にベース・コンタクト１１２及び１１６がそれぞ
れ形成されている。
【００２３】従って、図６の開孔の位置及び図１２の外
方拡散は、外部ベース領域の幅が、エピタキシャル層の
表面におけるエミッタ・ベース接合の端部とこの表面に
おけるベース・コレクタ接合の端部との間に収まるよう
にベース領域６６内に位置決めされ、そして深さが、エ
ピタキシャル層の表面からベース領域６６の底部を越え
てエピタキシャル層にまで延びるように選択されてい
る。
方拡散は、外部ベース領域の幅が、エピタキシャル層の
表面におけるエミッタ・ベース接合の端部とこの表面に
おけるベース・コレクタ接合の端部との間に収まるよう
にベース領域６６内に位置決めされ、そして深さが、エ
ピタキシャル層の表面からベース領域６６の底部を越え
てエピタキシャル層にまで延びるように選択されてい
る。
【００２４】図１３について説明する。開孔８０〜８８
に金属製コンタクト１１０〜１１８を設けて、コレクタ
コンタクト接続領域であるＮ++領域１００、Ｐ++注入領
域７４、Ｎ++エミッタ領域１０２、Ｐ++注入領域７４、
注入領域１０４への電気的接触を行っている。したがっ
て、本発明によるＮＰＮトランジスタは、コレクタ結線
が線１２０で、ベース結線が線１２２で、エミッタ結線
が線１２４で表される構造になっている。
に金属製コンタクト１１０〜１１８を設けて、コレクタ
コンタクト接続領域であるＮ++領域１００、Ｐ++注入領
域７４、Ｎ++エミッタ領域１０２、Ｐ++注入領域７４、
注入領域１０４への電気的接触を行っている。したがっ
て、本発明によるＮＰＮトランジスタは、コレクタ結線
が線１２０で、ベース結線が線１２２で、エミッタ結線
が線１２４で表される構造になっている。
【００２５】Ｐ++注入領域７４では、外部ベース抵抗が
小さく、したがって雑音も大幅に削減される。Ｐ++注入
領域７４がベース・コンタクト１１２、１１４と重なり
合うので、ベース・コンタクト抵抗も非常に小さくな
る。また、従来のＮＰＮトランジスタの本来のエミッタ
／ベース構成は、Ｐ++注入領域７４とエミッタとの距離
をあけることによって維持される。
小さく、したがって雑音も大幅に削減される。Ｐ++注入
領域７４がベース・コンタクト１１２、１１４と重なり
合うので、ベース・コンタクト抵抗も非常に小さくな
る。また、従来のＮＰＮトランジスタの本来のエミッタ
／ベース構成は、Ｐ++注入領域７４とエミッタとの距離
をあけることによって維持される。
【００２６】図１４について説明する。本発明の製造方
法により形成されたＰＮＰトランジスタは、Ｎ-基板２
５０と、埋設Ｐ+拡散サブコレクタ領域２５２と、分離
用Ｎ+領域２５４、２５８と、Ｐ-エピタキシャル層２５
６と、Ｐ+貫通拡散領域２６０と、酸化物層２６２、２
６４と、絶縁層２６５と、Ｎベース拡散領域２６６と、
Ｎ++注入領域２７４と、Ｐ++領域３００、３０２、３０
４とを備えている。図１４に示す構造は、図１２に示す
構造と類似しているが、ドープした領域の導電型が逆に
なっている。同様に、図１４に示す構造は図２ないし図
１３で説明した方法に類似の方法で構築するが、ドーピ
ングの導電型が逆になっている。
法により形成されたＰＮＰトランジスタは、Ｎ-基板２
５０と、埋設Ｐ+拡散サブコレクタ領域２５２と、分離
用Ｎ+領域２５４、２５８と、Ｐ-エピタキシャル層２５
６と、Ｐ+貫通拡散領域２６０と、酸化物層２６２、２
６４と、絶縁層２６５と、Ｎベース拡散領域２６６と、
Ｎ++注入領域２７４と、Ｐ++領域３００、３０２、３０
４とを備えている。図１４に示す構造は、図１２に示す
構造と類似しているが、ドープした領域の導電型が逆に
なっている。同様に、図１４に示す構造は図２ないし図
１３で説明した方法に類似の方法で構築するが、ドーピ
ングの導電型が逆になっている。
【００２７】
【発明の効果】本発明によると、前もって注入により形
成した外部ベース領域用の不純物注入領域の不純物と、
最後の注入により形成したエミッタ領域用の不純物注入
領域及びコレクタ接続領域用の不純物注入領域の不純物
とを、一回の加熱アニールにより一度に外方拡散するの
で、エミッタ領域と外部ベース領域との間の距離の制御
が正確になる。これに対して、従来は、各領域毎に不純
物の注入及び熱処理を行ったために、エミッタ領域及び
外部ベース領域の不純物が熱処理毎に外方拡散してエミ
ッタ領域及び外部ベース領域の間の距離を正確に制御す
ることが困難であり、そして工程が複雑となり工程数が
増えた。本発明は、このように、エミッタ領域と外部ベ
ース領域との間の距離を正確に制御できると共に、工程
数を減少して製造コストを減少することができる。本発
明によれば、図１に示す構造に比べて、外部ベース抵抗
が約５０％削減され、雑音も同程度少なくなることに留
意されたい。また、本発明を実施する際には、このＰ-
半導体基板５０の他の領域にこのトランジスタは別の抵
抗を形成するためのＰ++イオン注入プロセス時に、この
外部ベース領域７４を形成することができ、そしてこの
ためには、この抵抗形成用のマスクに、Ｐ++外部ベース
注入領域の開孔を追加するだけでよいので、外部ベース
形成用の別個のマスク・レベル及びプロセスの工程を従
来のプロセスに追加する必要はない。本発明はまた、他
のデバイスには影響を与えず、それらは特性を保持す
る。Ｐベース拡散領域６６内に高度にドープしたベース
注入領域７４を配置することにより、従来のベース・コ
レクタ接合の位置を変更する必要がない。これにより、
既存のＮＰＮトランジスタの構造及びプロセスの変更が
最小限で済むため、既存のマクロおよびチップ・レイア
ウトを使用することが可能になる。本発明は、内部ベー
ス領域と外部ベース領域を分離しているため、外部ベー
スとは独立して内部ベースおよびエミッタを最適化でき
るので、技術開発に役立てることができる。したがっ
て、本発明は、既存のバイポーラ・トランジスタをグレ
ードアップするきわめて費用効果の高い方法を提供す
る。
成した外部ベース領域用の不純物注入領域の不純物と、
最後の注入により形成したエミッタ領域用の不純物注入
領域及びコレクタ接続領域用の不純物注入領域の不純物
とを、一回の加熱アニールにより一度に外方拡散するの
で、エミッタ領域と外部ベース領域との間の距離の制御
が正確になる。これに対して、従来は、各領域毎に不純
物の注入及び熱処理を行ったために、エミッタ領域及び
外部ベース領域の不純物が熱処理毎に外方拡散してエミ
ッタ領域及び外部ベース領域の間の距離を正確に制御す
ることが困難であり、そして工程が複雑となり工程数が
増えた。本発明は、このように、エミッタ領域と外部ベ
ース領域との間の距離を正確に制御できると共に、工程
数を減少して製造コストを減少することができる。本発
明によれば、図１に示す構造に比べて、外部ベース抵抗
が約５０％削減され、雑音も同程度少なくなることに留
意されたい。また、本発明を実施する際には、このＰ-
半導体基板５０の他の領域にこのトランジスタは別の抵
抗を形成するためのＰ++イオン注入プロセス時に、この
外部ベース領域７４を形成することができ、そしてこの
ためには、この抵抗形成用のマスクに、Ｐ++外部ベース
注入領域の開孔を追加するだけでよいので、外部ベース
形成用の別個のマスク・レベル及びプロセスの工程を従
来のプロセスに追加する必要はない。本発明はまた、他
のデバイスには影響を与えず、それらは特性を保持す
る。Ｐベース拡散領域６６内に高度にドープしたベース
注入領域７４を配置することにより、従来のベース・コ
レクタ接合の位置を変更する必要がない。これにより、
既存のＮＰＮトランジスタの構造及びプロセスの変更が
最小限で済むため、既存のマクロおよびチップ・レイア
ウトを使用することが可能になる。本発明は、内部ベー
ス領域と外部ベース領域を分離しているため、外部ベー
スとは独立して内部ベースおよびエミッタを最適化でき
るので、技術開発に役立てることができる。したがっ
て、本発明は、既存のバイポーラ・トランジスタをグレ
ードアップするきわめて費用効果の高い方法を提供す
る。
【図１】本発明が改善の対象とする従来技術のＮＰＮト
ランジスタの既断面図である。
ランジスタの既断面図である。
【図２】本発明の第１の実施例に従ってＮＰＮトランジ
スタを提供する方法によって構築される構造の既断面図
である。
スタを提供する方法によって構築される構造の既断面図
である。
【図３】本発明の第１の実施例に従ってＮＰＮトランジ
スタを提供する方法によって構築される構造の既断面図
である。
スタを提供する方法によって構築される構造の既断面図
である。
【図４】本発明の第１の実施例に従ってＮＰＮトランジ
スタを提供する方法によって構築される構造の既断面図
である。
スタを提供する方法によって構築される構造の既断面図
である。
【図５】本発明の第１の実施例に従ってＮＰＮトランジ
スタを提供する方法によって構築される構造の既断面図
である。
スタを提供する方法によって構築される構造の既断面図
である。
【図６】本発明の第１の実施例に従ってＮＰＮトランジ
スタを提供する方法によって構築される構造の既断面図
である。
スタを提供する方法によって構築される構造の既断面図
である。
【図７】本発明の第１の実施例に従ってＮＰＮトランジ
スタを提供する方法によって構築される構造の既断面図
である。
スタを提供する方法によって構築される構造の既断面図
である。
【図８】本発明の第１の実施例に従ってＮＰＮトランジ
スタを提供する方法によって構築される構造の既断面図
である。
スタを提供する方法によって構築される構造の既断面図
である。
【図９】本発明の第１の実施例に従ってＮＰＮトランジ
スタを提供する方法によって構築される構造の既断面図
である。
スタを提供する方法によって構築される構造の既断面図
である。
【図１０】本発明の第１の実施例に従ってＮＰＮトラン
ジスタを提供する方法によって構築される構造の既断面
図である。
ジスタを提供する方法によって構築される構造の既断面
図である。
【図１１】本発明の第１の実施例に従ってＮＰＮトラン
ジスタを提供する方法によって構築される構造の既断面
図である。
ジスタを提供する方法によって構築される構造の既断面
図である。
【図１２】本発明の第１の実施例に従ってＮＰＮトラン
ジスタを提供する方法によって構築される構造の既断面
図である。
ジスタを提供する方法によって構築される構造の既断面
図である。
【図１３】本発明の第１の実施例に従ってＮＰＮトラン
ジスタを提供する方法によって構築される構造の既断面
図である。
ジスタを提供する方法によって構築される構造の既断面
図である。
【図１４】本発明の第２の実施例に従ってＰＮＰトラン
ジスタを提供する方法によって構築される構造の既断面
図である。
ジスタを提供する方法によって構築される構造の既断面
図である。
【符号の説明】 ５０ Ｐ-基板 ５２ Ｎ+サブコレクタ領域 ５４ Ｐ+拡散領域 ５６ Ｎ-エピタキシャル層 ５８ Ｐ+拡散領域 ６０ Ｎ+貫通拡散領域 ６２ 酸化物層 ６４ 酸化物層 ６６ Ｐベース拡散領域 ６８ フォトレジスト・マスク ７０ アクセス・ウェル ７４ Ｐ++注入領域 ７６ 窒化シリコン層 ９０ フォトレジスト層 １００ 高ドープＮ++領域 １０２ 高ドープＮ++領域 １０４ 高ドープＮ++領域
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−132965（ＪＰ，Ａ) 特開 昭53−78780（ＪＰ，Ａ) 特開 昭52−141575（ＪＰ，Ａ) 特開 昭54−43683（ＪＰ，Ａ)
Claims (4)
- 【請求項１】（ａ）第１導電型の半導体基板の表面に第
２導電型のサブ・コレクタ不純物を付着し、上記半導体
基板の表面に第２導電型のエピタキシャル層を付着し、
上記サブ・コレクタ不純物を拡散してサブ・コレクタ領
域を形成し、上記エピタキシャル層の表面から上記サブ
・コレクタ領域の端部に延びる第２導電型のコレクタ接
続領域を形成する工程と、 （ｂ）上記コレクタ接続領域に接しないように上記エピ
タキシャル層の表面に第１導電型のベース領域を形成す
る工程と、 （ｃ）上記ベース領域の表面のうち、エミッタ形成予定
領域を囲む部分とベース・コレクタ接合との間の表面を
露出する開孔を有するマスク層を設けて、該露出された
表面に上記ベース領域よりも高濃度の第１導電型の外部
ベース領域用の不純物注入領域を注入する工程と、 （ｄ）上記工程（ｃ）のマスク層を除去し、上記エピタ
キシャル層の上に絶縁物層を形成し、該絶縁物層に、上
記コレクタ接続領域、上記外部ベース領域用の不純物注
入領域の一部、上記エミッタ形成予定領域を露出する開
孔を形成する工程と、 （ｅ）上記工程（ｄ）で形成した開孔のうち、上記外部
ベース領域用の不純物注入領域の一部を露出する開孔に
マスク層を形成し、上記コレクタ接続領域及び上記エミ
ッタ形成予定領域に第２導電型の不純物注入領域を注入
する工程と、 （ｆ）上記工程（ｅ）のマスク層を除去した後に加熱ア
ニールを行い、上記工程（ｃ）で注入した第１導電型の
外部ベース領域用の不純物注入領域の不純物、及び上記
工程（ｅ）で上記コレクタ接続領域及びエミッタ形成予
定領域に注入した第２導電型の不純物注入領域の不純物
を外方拡散して、上記外部ベース領域、上記コレクタ接
続領域の上部のコレクタ・コンタクト接続領域、そして
エミッタ領域を形成する工程と、 （ｇ）上記コレクタ・コンタクト接続領域、上記外部ベ
ース領域及び上記エミッタ領域にコレクタ・コンタク
ト、ベース・コンタクト及びエミッタ・コンタクトを形
成する工程と、 を有し、 上記工程（ｆ）の加熱アニール後の上記外部ベース領域
は、上記エピタキシャル層の表面における該表面と平行
な幅及び上記エピタキシャル層の表面から下方に延びる
深さを有し、上記工程（ｃ）の開孔の位置及び上記工程
（ｆ）の加熱アニールによる外方拡散は、上記外部ベー
ス領域の幅が、上記エピタキシャル層の表面におけるエ
ミッタ・ベース接合の端部と上記表面におけるベース・
コレクタ接合の端部との間に収まるように上記ベース領
域内に位置決めされ、そして上記深さが、上記エピタキ
シャル層の表面から上記ベース領域の底部を越えて上記
エピタキシャル層にまで延びるように選択されているこ
とを特徴とする上記半導体装置の製造方法。 - 【請求項２】上記工程（ｂ）は、上記エピタキシャル層
の表面に酸化物層を形成した後に上記ベース領域を形成
することを含むことを特徴とする請求項１記載の半導体
装置の製造方法。 - 【請求項３】上記工程（ｃ）は、上記酸化物層を介して
上記外部ベース用の不純物注入領域を形成することを含
むことを特徴とする請求項２記載の半導体装置の製造方
法。 - 【請求項４】上記工程（ｄ）は、上記酸化物層の上に上
記絶縁物層を形成することを含むことを特徴とする請求
項３記載の半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US830039 | 1992-01-31 | ||
| US07/830,039 US5274267A (en) | 1992-01-31 | 1992-01-31 | Bipolar transistor with low extrinsic base resistance and low noise |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05275439A JPH05275439A (ja) | 1993-10-22 |
| JPH0817182B2 true JPH0817182B2 (ja) | 1996-02-21 |
Family
ID=25256169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4340832A Expired - Lifetime JPH0817182B2 (ja) | 1992-01-31 | 1992-12-22 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5274267A (ja) |
| EP (1) | EP0553589A3 (ja) |
| JP (1) | JPH0817182B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0632505B1 (en) * | 1993-07-01 | 1997-10-01 | Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | A vertical bipolar power transistor with buried base and interdigitated geometry |
| EP0645821B1 (en) * | 1993-09-27 | 2001-09-26 | STMicroelectronics S.r.l. | Low noise bipolar transistor |
| US5422290A (en) * | 1994-02-28 | 1995-06-06 | National Semiconductor Corporation | Method of fabricating BiCMOS structures |
| US5455189A (en) * | 1994-02-28 | 1995-10-03 | National Semiconductor Corporation | Method of forming BICMOS structures |
| US5548158A (en) * | 1994-09-02 | 1996-08-20 | National Semiconductor Corporation | Structure of bipolar transistors with improved output current-voltage characteristics |
| DE69527031T2 (de) * | 1994-12-22 | 2002-11-14 | Motorola, Inc. | Hochleistungs-, Hochspannungs-, nicht-epitaxialer Bipolartransistor |
| DE69525048D1 (de) * | 1995-07-27 | 2002-02-21 | St Microelectronics Srl | Vertikaler PNP-Transistor und Verfahren zur Herstellung |
| US6162695A (en) * | 1999-08-18 | 2000-12-19 | Taiwan Semiconductor Manufacturing Company | Field ring to improve the breakdown voltage for a high voltage bipolar device |
| US7141865B2 (en) * | 2001-05-21 | 2006-11-28 | James Rodger Leitch | Low noise semiconductor amplifier |
| DE10206133C1 (de) * | 2002-02-14 | 2003-09-25 | Infineon Technologies Ag | Vertikaler Bipolartransistor mit innewohnendem Junction-Feldeffekttransistor (J-FET) |
| JP2007158188A (ja) * | 2005-12-07 | 2007-06-21 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2007165370A (ja) * | 2005-12-09 | 2007-06-28 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| US8350352B2 (en) | 2009-11-02 | 2013-01-08 | Analog Devices, Inc. | Bipolar transistor |
| CN103633128B (zh) * | 2013-12-10 | 2016-07-20 | 杭州士兰集成电路有限公司 | 双极npn晶体管及其制造方法 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3915767A (en) * | 1973-02-05 | 1975-10-28 | Honeywell Inc | Rapidly responsive transistor with narrowed base |
| JPS52141575A (en) * | 1976-05-20 | 1977-11-25 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPS5378780A (en) * | 1976-12-23 | 1978-07-12 | Toshiba Corp | Preparation for semiconductor device |
| JPS5443683A (en) * | 1977-09-14 | 1979-04-06 | Hitachi Ltd | Production of transistor |
| US4151540A (en) * | 1977-12-08 | 1979-04-24 | Fairchild Camera And Instrument Corporation | High beta, high frequency transistor structure |
| US4381953A (en) * | 1980-03-24 | 1983-05-03 | International Business Machines Corporation | Polysilicon-base self-aligned bipolar transistor process |
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