JPH07335863A

JPH07335863A - Ｍｏｓ制御型半導体装置

Info

Publication number: JPH07335863A
Application number: JP13226794A
Authority: JP
Inventors: Toshiya Katayama; 敏也片山; Hideo Kobayashi; 秀男小林
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-06-14
Filing date: 1994-06-14
Publication date: 1995-12-22

Abstract

(57)【要約】【目的】絶縁ゲート電極によりオン、オフ制御する半
導体装置のオン電圧を小さくし、抵抗損失を小さくす
る。【構成】同一半導体基板内に第１サイリスタ領域と第
２サイリスタ領域とを、各サイリスタのｐべース層１６
２、１５２を相互に分離するように配置し、第１サイリ
スタのｎエミッタ１６１をＭＯＳＦＥＴＭ１のチャネ
ルの１つのみを介してカソード電極と接続するように構
成される。このため、第１、第２のサイリスタのｎエミ
ッタ相互間がカソード電極とは分離された電極５により
接続されている。【効果】第１サイリスタが全域でサイリスタ動作を行
うことができ、第１サイリスタがカソード電極にＭＯＳ
ＦＥＴを１つだけ介して接続されているので、半導体装
置内のキャリア量を増加させることができ、また、第２
サイリスタ領域を小さく形成することにより、第１サイ
リスタ領域の実効的な面積を大きくすることができ、オ
ン電圧を低くすることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＭＯＳ制御型半導体装
置に係り、特に、オン電圧が小さく、損失の少ないＭＯ
Ｓ制御型半導体装置に関する。

【０００２】

【従来の技術】ＭＯＳ制御型半導体装置に関する従来技
術として、例えば、絶縁ゲート電極を有する電圧駆動型
のスイッチング素子であるＩＧＢＴ（Insulated Gate B
ipolarTransistor）等が知られている。このＩＧＢＴ
は、導通時の電圧降下がＧＴＯサイリスタなどより大き
いという問題点を有している。

【０００３】このため、導通時の電圧降下を小さくする
ことのできる半導体装置として、絶縁ゲート電極を有す
る電圧駆動型の半導体装置であり、ＩＧＢＴより導通時
の電圧降下（オン電圧）を小さくすることができる、絶
縁ゲートによりサイリスタを制御する半導体装置が、例
えば、アイ・エス・ピー・エス・ディー（１９９２年）
第２５６〜第２６０頁（Proceedings of 1992 Inter na
tional Synposium onPower semiconductor Device & I
Cs,Tokyo,pp２５６〜２６０）等に記載されて提案され
ている。

【０００４】図８は前述した従来技術による半導体装置
の構成を説明する断面図、図９は従来技術による半導体
装置の等価回路を説明する図である。

【０００５】図示半導体装置は、半導体基体の主表面５
１１に隣接するｎ-層５００、ｎ-層５００に隣接しそれ
より高不純物濃度を有するｎ層５０１、ｎ層５０１及び
主表面５１２に隣接しｎ層５０１より高不純物濃度を有
するｐ1+層５０２、主表面５１１からｎ-層５００内に
延びｎ-層５００より高不純物濃度を有するｐ2+層５０
７、ｐ2+層５０７に隣接し主表面５１１からｎ-層５０
０内に延びｎ-層５００とｐ2+層５０７との間の不純物
濃度を有するｐ- 層５０８、主表面５１１からｐ2+層５
０７及びｐ- 層５０８内に延びｐ2+層５０７より高不純
物濃度を有するｎ1+層５０５、ｎ1+層５０５から離れた
個所において主表面５１１からｐ- 層５０８内に延びｐ
- 層５０８より高不純物濃度を有するｎ2+層５０６、ｎ
1+層５０５及びｐ2+層５０７に接触するカソード電極５
０９、ｐ1+層５０２に接触するアノード電極５１０、ｎ
1+層５０５とｎ2+層５０６との間に露出するｐ- 層５０
８の露出面上に絶縁膜５０３を介して形成された電極５
０４による第１の絶縁ゲートＧ１、ｎ-層５００とｎ2+
層５０６との間に露出するｐ-層５０８の露出面上に絶
縁膜５０３を介して形成された電極５０４による第２の
絶縁ゲートＧ２から構成されている。

【０００６】そして、この半導体装置は、図９の等価回
路に示すように、ｐ1+層５０２、ｎ-層５００、ｐ-層５
０８からなるｐｎｐトランジスタＱ１と、ｎ-層５０
０、ｐ-層５０８、ｎ2+層５０６からなるｎｐｎトラン
ジスタＱ２とにより構成されるサイリスタが、第１及び
第２の絶縁ゲート電極Ｇ１、Ｇ２間の下層部に内蔵され
て構成される。また、この半導体装置は、第１の絶縁ゲ
ートＧ１、ｎ1+層５０５、ｐ-層５０８、ｎ2+層５０６
からなるｎチャネルＭＩＳＦＥＴＭ１と、第２の絶縁
ゲートＧ２、ｎ2+層５０６、ｐ-層５０８、ｎ-層５００
からなるｎチャネルＭＩＳＦＥＴＭ２とを、第１及び
第２の絶縁ゲート電極Ｇ１、Ｇ２を含む下層部に備えて
いる。さらに、この半導体装置は、寄生素子として、ｎ
1+層５０５、ｐ2+層５０７、ｎ-層５００によるトラン
ジスタＱ４と、ｐ2+層５０７、ｎ-層５００、ｐ1+層５
０によるトランジスタＱ３ｓからなる寄生サイリスタ
を、カソード電極５０９の下層部に含んでいる。

【０００７】以下、図８及び図９を参照して、その動作
原理を説明する。

【０００８】前述した半導体装置をターンオンさせるた
めには、まず、カソード電極Ｋ５０９に負の電位、アノ
ード電極Ａ５１０に正の電位を印加し、第１及び第２の
絶縁ゲート電極Ｇ１、Ｇ２にカソード電極Ｋ５０９の電
位よりも正側に大きい電位を印加する。これにより、第
１及び第２の絶縁ゲート電極Ｇ１、Ｇ２の下のｐ-層５
０８の表面に反転層が形成され、ｎ1+層５０５、ｎ2+層
５０６間及びｎ2+層５０６、ｎ-層５００間が短絡さ
れ、ｎチャネルＭＩＳＦＥＴＭ１及びｎチャネルＭＩ
ＳＦＥＴＭ２がオンとなる。

【０００９】この結果、カソード電極Ｋ５０９からｎチ
ャネルＭＩＳＦＥＴＭ１及びｎチャネルＭＩＳＦＥＴ
Ｍ２を通して注入された電子（ＭＩＳ電流）が、ｎ-
層５００を通過しｐ1+層５０２に流れ込み、これによ
り、ｐ1+層５０２よりホールがｎ層５０１を経てｎ-層
５００に注入される。このホール電流が、ｐ-層５０８
に達して、第１の絶縁ゲート電極Ｇ１の下部を経てカソ
ード電極Ｋ５０９に流れると、ｐ-層５０８の横方向抵
抗ｒ２によってｐ-層５０８内で電位差が生じる。

【００１０】この電位差がｐ-層５０８とｎ2+層５０６
との拡散電位（シリコンでは約０．７Ｖ）を超えると、
ｎ2+層５０６から電子が直接ｎ-層に注入されるように
なり、トランジスタＱ１、Ｑ２からなるサイリスタが点
弧し、半導体装置がオン状態となる。なお、抵抗ｒ１
は、ｐ2+層５０７が高不純物濃度であるために充分に小
さな抵抗値であり、このため、トランジスタＱ３、Ｑ４
からなる寄生サイリスタはオンしずらい。

【００１１】一方、前記半導体装置をターンオフするた
めには、第１及び第２の絶縁ゲート電極Ｇ１、Ｇ２の電
位を、カソード電極Ｋ５０９の電位と同電位にするか、
あるいは、カソード電極Ｋ５０９の電位よりも負の電位
にする。これにより、第１及び第２の絶縁ゲート電極Ｇ
１及びＧ２の下のｐ-層５０８の表面の反転層が消滅
し、ｎ2+層５０６からの電子の注入が遮断される結果、
ｐ1+層５０２からのホールの注入もなくなり、半導体装
置はオフ状態となる。

【００１２】前述したような従来技術による半導体装置
は、サイリスタ動作を用いることにより、カソード電極
Ｋ５０９からｎチャネルＭＩＳＦＥＴＭ１を通して供
給される電子が、ｎ2+層５０６の横方向に広がって流れ
るため、導通時の電圧降下（抵抗損失）を従来のＩＧＢ
Ｔより小さくすることができる。また、この半導体装置
は、絶縁ゲート電極への電位の印加、除去により、その
オン、オフを制御することができ、従来のＩＧＢＴと同
様にゲート回路を極めて簡略化することができるという
特徴を有している。

【００１３】

【発明が解決しようとする課題】しかし、前述した従来
技術による半導体装置は、サイリスタ動作を用いている
にもかかわらず、オン電圧を充分に小さくすることがで
きないという問題点を有している。

【００１４】すなわち、従来技術による半導体装置は、
ｐ-層５０８がｐ2+層５０７と接続されており、また、
ｐ2+層５０７が高不純物濃度であるため、ｐ2+層５０７
内の前述した横方向抵抗ｒ１の抵抗値が低い値となって
いる。このため、従来技術による半導体装置は、ｐ-層
５０８のｐ2+層５０７が接続されている付近において、
ホール電流が流れたときのｐ-層５０８の横方向抵抗ｒ
２による電位差がｎ2+層５０６との拡散電位（シリコン
では約０．７Ｖ）まで持ち上がらず、サイリスタとして
点弧することができず、ｐ2+層から離れた部分でしかサ
イリスタ動作を行うことができない。

【００１５】従って、前述した従来技術による半導体装
置は、ｐ-層５０８のｐ2+層５０７が接続されている付
近のサイリスタ領域が無駄になってしまっており、全体
を有効に使用することができず、このため、オン電圧を
充分に小さくすることができないという問題点を有して
いる。

【００１６】本発明の目的は、前述した従来技術の問題
点を解決し、導通時のオン抵抗を小さくして、導通時の
抵抗損失を小さくすることのできるＭＯＳ制御型半導体
装置を提供することにある。

【００１７】

【課題を解決するための手段】本発明によれば前記目的
は、同一半導体基板内にＩＧＢＴとサイリスタとを、Ｉ
ＧＢＴのｐべース層とサイリスタのｐベース層とを分離
するように配置し、サイリスタのｎエミッタを１つのＭ
ＯＳＦＥＴのチャネルを介してカソード電極と接続する
構成とすることにより達成される。

【００１８】

【作用】本発明は、サイリスタのｐベース層がＩＧＢＴ
のｐベース層と分離して構成されているので、アノード
電極からのホールがサイリスタのｐベース層からカソー
ド電極に流れることがなく、サイリスタ領域のｐベース
層の電位を均等に持ち上げることが可能となり、サイリ
スタ領域の全体をサイリスタ動作させることができる。
また、本発明は、サイリスタのｎエミッタがカソード電
極とＩＧＢＴのＭＯＳＦＥＴ１つだけを介してカソード
電極と接続されるように構成されているので、サイリス
タのｎエミッタに注入される電子電流が、サイリスタを
オン、オフするＩＧＢＴのＭＯＳＦＥＴ１つだけしか通
らない。

【００１９】本発明は、前述により、オン電圧が低い、
すなわち、導通時のオン抵抗が小さく、抵抗損失の小さ
いＭＯＳ制御型半導体装置を実現することができる。

【００２０】

【実施例】以下、本発明によるＭＯＳ制御型半導体装置
の実施例を図面により詳細に説明する。なお、以下に説
明する本発明の各実施例は、第１導電型半導体をｐ型、
第２導電型半導体をｎ型とした例であり、説明中におい
は、符号等を付与して、単に、ｐ層、ｎ層という。

【００２１】図１は本発明の第１の実施例による半導体
装置の構成を示す断面図、図２は本発明の第１の実施例
による半導体装置の等価回路を説明する図、図３は本発
明の第１の実施例による半導体装置の構成を示す平面図
である。図１において、１はｎ型半導体基体でありｎ-
層１７１として機能する。

【００２２】本発明の第１の実施例による半導体装置
は、図１に示すように、ｎ-層１７１に隣接しそれより
高不純物濃度を有するｎ層１７２、ｎ層１７２及び半導
体基体１の主表面１２に隣接しｎ層１７２より高不純物
濃度を有するｐ1+層１８、半導体基体１の主表面１１か
らｎ-層１７１内に延びｎ-層１７１より高不純物濃度を
有するｐ層１３１、主表面１１からｐ層１３１内に延び
ｐ層１３１より高不純物濃度を有するｐ2+層１３２、主
表面１１からｐ層１３１及びｐ2+層１３２内に延びｐ層
１３１より高不純物濃度を有するｎ1+層１４、ｐ層１３
１に隣接し主表面１１からｎ-層１内に延びｎ-層１７１
とｐ層１３１との間の不純物濃度を有するｐ1-層１５
２、ｎ1+層１４から離れた個所において主表面１１から
ｐ1-層１５２内に延びｐ1-層１５２より高不純物濃度を
有するｎ2+層１５１、ｐ層１３１及びｐ1-層１５２から
離れた個所からｎ-層１７１内に延びｎ-層１７１とｐ層
１３１との間の不純物濃度を有するｐ2-層１６２、主表
面１１からｐ2-層１６２内に延びｐ2-層１６２より高不
純物濃度を有するｎ3+層１６１が、半導体基体１内に形
成されて構成されている。

【００２３】そして、ｎ1+層１４及びｐ2+層１３２に接
触するようにカソード電極Ｋ２が設けられ、ｐ1+層１８
に接触してアノード電極Ａ３が設けられる。また、ｎ1+
層１４とｎ2+層１５１との間に露出するｐ層１３１の露
出面上に絶縁膜を介して設けられる電極４１により第１
の絶縁ゲート電極Ｇ１が形成され、ｎ2+層１５１とｎ3+
層１６１との間に露出するｐ1-層１５２、ｎ-層１７１
及びｐ2-層１６２の露出面上に絶縁膜を介して設けられ
る電極４２により第２の絶縁ゲート電極Ｇ２が形成され
る。これらの第１、第２の絶縁ゲート電極Ｇ１、Ｇ２
は、図示しない配線により接続されてゲート電極Ｇ４と
される。さらに、５はｎ2+層１５１とｎ3+層１６１と
は、カソード電極２とは接続されていない電極５により
それらの相互間が短絡されている。

【００２４】なお、６は絶縁膜であり、前述のように構
成される半導体装置は、図１に示す構造を単位セルとし
て、図の右または左の端部を中心にして線対称に配置さ
れ、多数が並列に接続されて使用される。

【００２５】この半導体装置は、ｎ1+層１４、ｐ2+層１
３２、ｐ層１３１、第１の絶縁ゲート電極４１、ｎ層１
７、ｐ1+層１８からなり、第１の絶縁ゲートＧ１の下部
とこれに隣接する寄生サイリスタ領域一部に形成される
ＩＧＢＴ領域と、ｎ3+層１６１、ｐ2-層１６２、ｎ層１
７、ｐ1+層１８からなる第１のサイリスタ領域と、ｎ2+
層１５１、ｐ1-層１５２、ｎ層１７、ｐ1+層１８からな
る第２のサイリスタ領域とを備えて構成されることにな
る。そして、第１、第２のサイリスタ領域は、第２絶縁
ゲート電極４２の下部に入り込んでいるｎ-層１７１が
存在することにより、相互に分離されている。また、第
１のゲート電極４１を含んでその下層部にＭＯＳＦＥＴ
Ｍ１が、第２のゲート電極４２を含む下層部のｐ1-層
１５２、ｐ2-層１６２を含む部分のそれぞれにＭＯＳＦ
ＥＴＭ２、Ｍ３が形成されている。これを等価回路で
示たものが図２に示す回路図である。

【００２６】図３に示す平面図は、見やすいようにカソ
ード電極のアルミの一部を取り除いた状態として示して
おり、図３のＡ−Ａ’の断面が図１に示した断面図であ
る。

【００２７】本発明の第１の実施例による半導体装置
は、図３に示すように、第１のサイリスタ領域と第２の
サイリスタ領域とを接続する電極５が、ｎ2+層１５１及
びｎ3+層１６１上に設けられたコンタクト領域によって
半導体基体１に接続されて構成されている。そして、電
極５は、カソード電極の面積を極力大きくするように、
かつ、カソード電極２と接続されないように形成されて
いる。また、電極５は、アルミによらなくてもよく、ア
ルミと同等の機能を有する他の材料により代用すること
もできる。

【００２８】次に、図１、図２を参照して、前述のよう
に構成される本発明の第１の実施例による半導体装置の
動作原理を説明する。

【００２９】図１、図２に示す本発明の第１の実施例に
よる半導体装置をターンオンさせる場合、アノード電極
３に正の電位、カソード電極２に負の電位、絶縁ゲート
電極４に正の電位を印加する。これにより、絶縁ゲート
電極４１の下のｐ層１３１、絶縁ゲート電極４２の下の
ｐ1-層１５２及びｐ2-層１６２の表面に反転層が形成さ
れ、ｎチャネルＭＯＳＦＥＴＭ１、Ｍ２、Ｍ３がオン
となる。

【００３０】この結果、カソード電極２からの電子電流
が、ｎ１＋層１４、ｎ２＋層１５１及び前記反転層を介
してｎ-層１７１に流れ込み、ｐ2-層１６２、ｎ層１
７、ｐ1+層１８からなるｐｎｐトランジスタＱ１及びｐ
1-層１５２、ｎ層１７、ｐ1+層１８からなるｐｎｐトラ
ンジスタＱ３がオンとなり、アノード電極Ａ３からのホ
ール電流がｐ1-層１５２及びｐ2-層１６２の電位を上
げ、ｎ3+層１６１、ｐ2-層１６２、ｎ層１７からなるｎ
ｐｎトランジスタＱ２及びｎ2+層１５１、ｐ1-層１５
２、ｎ層１７からなるｎｐｎトランジスタＱ４をオンと
なる。図示半導体装置は、これにより、Ｑ１及びＱ２か
らなる第１のサイリスタ領域、Ｑ３及びＱ４からなる第
２のサイリスタ領域が点弧してオン状態になる。

【００３１】前述したオン状態において、第１のサイリ
スタ領域は、ＩＧＢＴ領域とｎ-層１７１を介して分離
されているので、その全域でサイリスタ動作を行うこと
ができる。第２のサイリスタ領域は、ＩＧＢＴ領域と接
続されている付近ではサイリスタ動作を行わず、ＩＧＢ
Ｔ領域から離れた部分でのみサイリスタ動作を行ってい
る。このため、第２のサイリスタ領域は、極力微細に形
成する。

【００３２】また、第１のサイリスタ領域のｎ3+層１６
１に注入される電子電流は、ｎ3+層１６１が、電極５を
介してＩＧＢＴ領域のＭＯＳＦＥＴＭ１と第１のサイリ
スタ領域のｎ+エミッタとが直接接続されているので、
ｎチャネルＭＯＳＦＥＴＭ２及びＭ３のチャネルを通る
ことなく、カソード電極２からＩＧＢＴ領域のＭＯＳＦ
ＥＴＭ１だけを通って流れることができる。このため、
図示半導体装置の第１のサイリスタ領域は、ＩＧＢＴ領
域と分離されているにもかかわらず、半導体装置のカソ
ード電極２とはＩＧＢＴ領域のＭＯＳＦＥＴＭ１だけを
介して接続されていることになる。

【００３３】従って、本発明の第１の実施例による半導
体装置は、第２のサイリスタ領域を可能な限り微細にし
て第１のサイリスタ領域を大きくすることにより、ＩＧ
ＢＴ領域のＭＯＳＦＥＴの１つだけを介して接続され、
ＩＧＢＴ領域と分離されているフローティングな第１の
サイリスタ領域を低オン電圧とすることができ、これに
より、半導体装置全体の低オン電圧化を図ることができ
る。

【００３４】本発明の第１の実施例による半導体装置
を、前述のようなオン状態からターンオフする場合、絶
縁ゲート電極４の電位をカソード電極２の電位と同電位
あるいはカソード電極２の電位より負の電位にする。こ
れにより、絶縁ゲート電極４１の下のｐ層１３１、絶縁
ゲート電極４２の下のｐ1-層１５２及びｐ2-層１６２の
表面に形成されていた反転層が消滅し、ｎチャネルＭＯ
ＳＦＥＴＭ１、Ｍ２、Ｍ３がオフとなり、ｎ1+層１４か
らｎ2+層１５１及びｎ3+層１６１への電子の注入がなく
なる。従って、ｐ1+層１８からのホール注入もなくな
り、本発明の第１の実施例による半導体装置はオフされ
ることになる。

【００３５】図４は本発明の第２の実施例による半導体
装置の構成を示す断面図である。この第２の実施例によ
る半導体装置は、図４を単位セルとして左または右の端
部を中心にして線対称に配置され、多数並列に接続され
る。

【００３６】図示半導体装置の特徴は、図１により説明
した本発明の第１の半導体装置において、ｐ1-層１５２
を廃止して、代わりに、ｎ2+層１５１がｐ層１３１内に
延びるようにし、ｎ2+層１５１と隣接しｐ層１３１内に
延びる、ｐ層１３１より高不純物濃度のｐ形半導体層で
あるｐ3+層１９を配置した点である。すなわち、本発明
の第２の実施例は、図１の半導体装置の第２のサイリス
タ領域を廃止し、この部分をｎ2+層１５１、ｐ3+層１
９、ｐ層１３１、絶縁ゲート電極４２、ｎ層１７、ｐ1+
層１８からなるＩＧＢＴ領域とした点にあり、ターンオ
ン及びターンオフの動作原理は、前述した本発明の第１
の実施例の場合と同様である。

【００３７】このような構造を有する本発明の第２の実
施例は、ｎ2+層の下層が第１の実施例におけるｐ1-層１
５２より高不純物濃度であるｐ3+層１９とされ、この部
分が低抵抗になり、ｎ2+層１５１、ｐ3+層１９、ｐ層１
３１、ｎ層１７、ｐ1+層１８からなる寄生サイリスタが
オンしずらくなるので、図１の半導体装置より、ターン
オフ時にホール電流によってラッチアップしずらくな
り、ターンオフ時の破壊耐量が大きなものとなる。

【００３８】図５は本発明の第３の実施例による半導体
装置の構成を示す断面図、図６は本発明の第３の実施例
の構成を示す平面図であり、図１に示す断面図は図３の
Ａ−Ａ’、Ｂ−Ｂ’の断面図である。この第２の実施例
による半導体装置は、図５を単位セルとして左または右
の端部を中心にして線対称に配置され、多数並列に接続
される。また、図６は見やすいようにカソード電極のア
ルミを一部取り除いて示している。

【００３９】この本発明の第３の実施例の特徴は、図４
により説明した半導体装置とＭＯＳＦＥＴのチャネルと
が１直列であるＩＧＢＴを平面的に複合して配置した点
であり、ターンオン及びターンオフの動作原理は、前述
した本発明の第１の実施例の場合と同様である。そし
て、この半導体装置の利点は、図１及び図４により説明
した半導体装置よりターンオンしやすいところにある。

【００４０】すなわち、図１及び図４により説明した本
発明の実施例による半導体装置は、ターンオンするとき
に、カソード電極２から注入される電子がＭＯＳＦＥＴ
Ｍ１及びＭ２、Ｍ３のチャネルを２つ通らなければなら
ないが、本発明の第３の実施例による半導体装置は、タ
ーンオンするときに、カソード電極２から注入される電
子がＭＯＳＦＥＴＭ１のチャネルを１つだけ通ればよ
い。このため、本発明の第３の実施例は、ターンオン時
のチャネル抵抗が小さくなり、ターンオン時の電子電流
が大きくなって、アノード側からのホール電流も大きく
することができ、ターンオンしやいものとなる。また、
本発明の第３の実施例は、ゲート電極４１と４２とが短
絡されているので、半導体装置のゲート抵抗が小さくな
りゲート４の時定数を小さくすることがではるので、よ
りターンオンしやすくなる。

【００４１】従って、前述した本発明の第３の実施例に
よれば、ＩＧＢＴ領域のｐベース層とサイリスタのｐベ
ースとを分離することによりオン電圧を低くすることが
でき、さらに、ＭＯＳＦＥＴが１直列のＩＧＢＴにより
ターンオンしやすくなる。

【００４２】図７は前述までに説明した本発明の実施例
による半導体装置を用いて構成した電動機駆動用インバ
ータ装置の構成例を示す電気回路図である。図７におい
て、Ｔ₁、Ｔ₂は直流電源に接続される一対の直流端子、
Ｔ₃、Ｔ₄、Ｔ₅は三相誘導電動機に接続された交流側の
相数と同数の交流端子、ＳＷ₁₁、ＳＷ₁₂、ＳＷ₂₁、ＳＷ
₂₂、ＳＷ₃₁、ＳＷ₃₂は２個ずつ直列接続されて一対の直
流端子Ｔ₁、Ｔ₂間に３相分並列接続された本発明の実施
例による半導体装置である。そして、２個の複合半導体
装置の直列接続点はそれぞれ交流端子Ｔ₃、Ｔ₄、Ｔ₅に
接続されている、Ｄ₁₁、Ｄ₁₂、Ｄ₂₁、Ｄ₂₂、Ｄ₃₁、Ｄ₃₂
は各複合半導体装置に逆並列接続されたフライホイール
ダイオード、ＳＢ₁₁、ＳＢ₁₂、ＳＢ₂₁、ＳＢ₂₂、Ｓ
Ｂ₃₁、ＳＢ₃₂はダイオードと抵抗との並列回路にコンデ
ンサを直列接続して構成されたスナバ回路であり、各半
導体装置に並列に接続されている。

【００４３】図７に示すインバータ装置において、スイ
ッチング素子として使用される本発明の実施例による半
導体装置は、絶縁ゲート電極への電位の印加、除去によ
って容易にオン、オフすることができ、従来の例えばＧ
ＴＯサイリスタのようにゲート電極によって多量の電流
を流し込んだり、引き出す必要がなく、インバータ制御
のためのゲート回路を極めて簡略に構成することができ
る。さらに、本発明の実施例による半導体装置は、内臓
されたＭＯＳＦＥＴの飽和特性を利用しているので、サ
イリスタ動作であるにもかかわらず限流作用を持たせる
ことができ、大きな電流を低いオン電圧で素子を破壊さ
せることなく高速で制御することができる。

【００４４】従って、図７に示すインバータ装置は、例
えば、ＧＴＯサイリスタを用いた場合に比べ、高周波化
が容易でありまた、容易に制御可能であることにより、
装置の小型化、軽量化、低損失化及び低雑音化等を達成
することができ、また、例えば、ＩＧＢＴを用いた場合
に比べ、低オン電圧化によるインバータ装置の大容量
化、低損失化等を達成することができる。

【００４５】

【発明の効果】以上説明したように本発明によれば、サ
イリスタ領域である第２半導体領域の全域をサイリスタ
動作させることができ、かつ、サイリスタのｎエミッタ
が、カソード電極である第１電極と、サイリスタをオン
・オフするＩＧＢＴである第１半導体領域のＭＯＳＦＥ
Ｔ１つだけを介して接続されているので、半導体装置の
中のキャリア量を増加させることができ、オン電圧の低
い半導体装置を提供することができる。

【００４６】また、本発明による半導体装置を使用する
ことにより、小型化、軽量化、低損失化及び低雑音化等
を図ったインバータ装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例による半導体装置の構成
を示す断面図である。

【図２】本発明の第１の実施例による半導体装置の等価
回路を説明する図である。

【図３】本発明の第１の実施例による半導体装置の構成
を示す平面図である。

【図４】本発明の第２の実施例による半導体装置の構成
を示す断面図である。

【図５】本発明の第３の実施例による半導体装置の構成
を示す断面図である。

【図６】本発明の第３の実施例の構成を示す平面図であ
る。

【図７】本発明による半導体装置を用いて構成したイン
バータ装置の構成例を示す電気回路図である。

【図８】前述した従来技術による半導体装置の構成を説
明する断面図である。

【図９】従来技術による半導体装置の等価回路を説明す
る図である。

【符号の説明】

１半導体基体１１、１２主表面１３ｐ層１４ｎ1+層１５１ｎ2+層１５２ｐ1-層１６１ｎ3+層１６２ｐ2-層１７ｎ層１８ｐ1+層２カソード電極３アノード電極４絶縁ゲート電極５導電材６絶縁膜

Claims

【特許請求の範囲】

【請求項１】絶縁ゲートを有しこれにより制御されるＭ
ＯＳ制御型半導体装置において、一対の電極を有する第１導電型の半導体基体、この半導
体基体の第１表面に隣接し、半導体基体より高不純物濃
度を有する第２導電型の第１半導体層、半導体基体の第
２表面から半導体基体内に延び、半導体基体より高不純
物濃度を有する第２導電型の第２半導体層、半導体基体
の第２表面から第２半導体層内に延び、これより高不純
物濃度を有する第１導電型の第３半導体層、第２表面に
露出する第２半導体層の第３半導体層に隣接する露出面
上に形成され、第２半導体層の表面にチャネルを生成し
て、第３半導体層と第２半導体層に隣接する半導体層と
を接続する絶縁ゲートを具備する第１半導体領域と、第１半導体層、半導体基体の第２表面から半導体基体内
に延び、半導体基体と第２半導体層の中間の高不純物濃
度を有する第２導電型の第４半導体層、半導体基体の第
２表面から第４半導体層内に延び、これより高不純物濃
度を有する第１導電型の第５半導体層を具備する第２半
導体領域と、第２半導体層及び第３半導体層に接触する第１電極、第
１半導体層に接触する第２電極とを備え、第２半導体層と第４半導体層とが半導体基体の半導体層
により分離され、第５半導体層が前記絶縁ゲート下の第
２半導体層を介して前記第１電極と接続されていること
を特徴とするＭＯＳ制御型半導体装置。
【請求項２】半導体基体の第２表面から第２半導体層内
に延び、第２半導体層より高不純物濃度を有し、第３半
導体層に隣接する第２導電型の半導体層をさらに備える
ことを特徴とする請求項１記載のＭＯＳ制御型半導体装
置。
【請求項３】第２半導体領域と同様の半導体層構成を有
し、第２半導体領域と離れた個所で第１半導体領域に隣
接する第３半導体領域と、第３半導体領域の第５半導体
層と第２半導体領域の第５半導体層とを接続する電極と
をさらに備えることを特徴とする請求項２記載のＭＯＳ
制御型半導体装置。
【請求項４】第１半導体領域と同様の半導体層構成を有
し、第２半導体領域と離れた個所で第１半導体領域に隣
接する第４半導体領域と、第４半導体領域の第３半導体
層と第２半導体領域の第５半導体層とを接続する電極と
をさらに備えることを特徴とする請求項２記載のＭＯＳ
制御型半導体装置。
【請求項５】第１電極が第１半導体領域の絶縁ゲート下
のチャネルを介して半導体基体と接続されることを特徴
とする請求項１ないし４のうち１記載のＭＯＳ制御型半
導体装置。
【請求項６】絶縁ゲートを有しこれにより制御されるＭ
ＯＳ制御型半導体装置において、一対の電極を有する第１導電型の半導体基体（１）の内
部に、半導体基体（１）に隣接し、これより高不純物濃
度を有する第１導電型の第１半導体層（１７２）、第１
半導体層（１７２）及び半導体基体（１）の第１表面
（１２）に隣接し第１半導体層（１７２）より高不純物
濃度を有する第２導電型の第２半導体層（１８）、半導
体基体（１）の第２表面（１１）から半導体基体（１）
内に延び、これより高不純物濃度を有する第２導電型の
第３半導体層（１３１）、第２表面（１１）から第３半
導体層（１３１）内に延び、これより高不純物濃度を有
する第２導電型の第４半導体層（１３２）、第２表面
（１１）から第３半導体層（１３１）及び第４半導体層
（１３２）内に延び、第３半導体層（１３１）より高不
純物濃度を有する第１導電型の第５半導体層（１４）、
第３半導体層（１３１）に隣接し第２表面（１１）から
半導体基体（１）内に延び、半導体基体（１）と第３半
導体層（１３１）との間の不純物濃度を有する第２導電
型の第６半導体層（１５２）、第５半導体層（１４）か
ら離れた個所において第２表面（１１）から第６半導体
層（１５２）内に延び、これより高不純物濃度を有する
第１導電型の第７半導体層（１５１）、第３半導体層
（１３１）及び第６半導体層（１５２）から離れた個所
から半導体基体（１）内に延び、半導体基体（１）と第
３半導体層（１３１）との間の不純物濃度を有する第２
導電型の第８半導体層（１６２）、第２表面（１１）か
ら第８半導体層（１６２）内に延び、第８半導体層（１
６２）より高不純物濃度を有する第１導電型の第９半導
体層（１６１）を備え、かつ、第５半導体層（１４）及び第４半導体層（１３２）に接
触する第１電極（２）、第２半導体層（１８）に接触す
る第２電極（３）、第５半導体層（１４）と第７半導体
層（１５１）との間に露出する第３半導体層（１３１）
の露出面上に絶縁膜を介して形成された第１絶縁ゲート
電極（４１）、第７半導体層（１５１）と第９半導体層
（１６１）との間に露出する第６半導体層（１５２）及
び半導体基体（１）及び第８半導体層（１６２）の露出
面上に絶縁膜を介して形成された第２絶縁ゲート電極
（４２）、第７半導体層（１５１）と第９半導体層（１
６１）を短絡し第１電極（２）とは接続されてはいない
第３電極（５）を備えることを特徴とするＭＯＳ制御型
半導体装置。
【請求項７】絶縁ゲートを有しこれにより制御されるＭ
ＯＳ制御型半導体装置において、一対の電極を有する第１導電型の半導体基体（１）の内
部に、半導体基体（１）に隣接し、これより高不純物濃
度を有する第１導電型の第１半導体層（１７２）、第１
半導体層（１７２）及び半導体基体（１）の第１表面
（１２）に隣接し第１半導体層（１７２）より高不純物
濃度を有する第２導電型の第２半導体層（１８）、半導
体基体（１）の第２表面（１１）から半導体基体（１）
内に延び、これより高不純物濃度を有する第２導電型の
第３半導体層（１３１）、第２表面（１１）から第３半
導体層（１３１）内に延び、これより高不純物濃度を有
する第２導電型の第４半導体層（１３２）、第４半導体
層（１３２）から離れた個所において第２表面（１１）
から第３半導体層（１３１）内に延び、これより高不純
物濃度を有する第２導電型の第５半導体層（１９）、第
２表面（１１）から第３半導体層（１３１）及び第４半
導体層（１３２）内に延び、第３半導体層（１３１）よ
り高不純物濃度を有する第１導電型の第６半導体層（１
４）、第６半導体層（１４）から離れた個所において第
２表面（１１）から第３半導体層（１３１）及び第５半
導体層（１９）内に延び、これより高不純物濃度を有す
る第１導電型の第７半導体層（１５１）、第３半導体層
（１３１）から離れた個所から半導体基体（１）内に延
び、半導体基体（１）と第３半導体層（１３１）との間
の不純物濃度を有する第２導電型の第８半導体層（１６
２）、第２表面（１１）から第８半導体層（１６２）内
に延び、これより高不純物濃度を有する第１導電型の第
９半導体層（１６１）を備え、かつ、第６半導体層（１４）及び第４半導体層（１３２）に接
触する第１電極（２）、第２半導体層（１８）に接触す
る第２電極（３）、第６半導体層（１４）と第７半導体
層（１５１）との間に露出する第３半導体層（１３１）
の露出面上に絶縁膜を介して形成された第１絶縁ゲート
電極（４１）、第７半導体層（１５１）と第９半導体層
（１６１）との間に露出する第３半導体層（１３１）及
び半導体基体（１）及び第８半導体層（１６２）の露出
面上に絶縁膜を介して形成された第２絶縁ゲート電極
（４２）、第７半導体層（１５１）と第９半導体層（１
６１）を短絡し第１電極（２）とは接続されてはいない
第３電極（５）を備えることを特徴とするＭＯＳ制御型
半導体装置。
【請求項８】一対の直流端子と、交流の相数と同数の交
流端子と、一対の直流端子間に２個直列接続されたスイ
ッチング素子による交流の相数と同数アームとを備え、
２個直列接続されたスイッチング素子の接続点が交流端
子に接続されて構成される電力変換装置において、前記
スイッチング素子が請求項１ないし７のうち１記載のＭ
ＯＳ制御型半導体装置であることを特徴とする電力変換
装置。