JPH11355106A

JPH11355106A - 順序回路

Info

Publication number: JPH11355106A
Application number: JP10165170A
Authority: JP
Inventors: Tadahiko Ogawa; 忠彦小川
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-06-12
Filing date: 1998-06-12
Publication date: 1999-12-24
Anticipated expiration: 2018-06-12
Also published as: DE69932773D1; EP0964519A2; US6246265B1; EP0964519A3; EP0964519B1; DE69932773T8; JP3499748B2; DE69932773T2

Abstract

(57)【要約】【課題】半導体集積論理回路にラッチ回路が複数存在
する場合にも、論理回路を介してサブスレッショルド漏
洩による電流の消費を防止する。【解決手段】通常、予め低電位のクロック信号φ（φ
＝「０」）及び高電位の反転クロック信号＊φ（＊φ＝
「１」）を印加した状態に固定し、インバータ回路ＩＮ
Ｖ２Ａの出力が「１」状態、インバータ回路ＩＮＶ２Ｂ
の出力が「０」状態で、スリープモード（ＳＬ＝
「１」、ＳＬＢ＝「０」）に移行した場合、サブスレッ
ショルド漏洩に起因する直流電流が漏れ出る。しかしな
がら、この漏洩電流は、非導通状態の高閾値トランジス
タからなるためにサブスレッショルド漏洩がないスイッ
チング素子（伝送ゲート）ＴＭ３Ａによりり阻止され、
ラッチ回路１０Ａから論理回路に流れ出ることはない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スリープ時の情報
保持機能をもつ順序回路に関するものである。

【０００２】

【従来の技術】従来、半導体集積論理回路では、アクテ
ィブ時の高速度化とスリープ時の低電力化を両立するト
ランジスタ回路の構成とする方式だ採用されており、特
にスリープ時において、順序回路の記憶情報が破壊され
ないような情報保持機能を備えている。

【０００３】例えば、特許第２６３１３３５号公報（特
開平０６−０２９８３４号公報）には、高速に動作さ
せ、高閾値トランジスタを介して電源を供給してスリー
プ時の漏洩電流を遮断させると共に、順序回路について
は、高閾値トランジスタからなる双安定回路を追加して
直接に電源を供給してスリープ時の漏洩電流の遮断と記
憶情報の破壊回避を両立させた技術が開示されている。

【０００４】図３０は、従来例に係るスリープ時の情報
保持機能を有する順序回路を含む半導体集積論理回路を
示す構成図である。

【０００５】図３０に示すように、高閾値のｐチャネル
型ＭＯＳＦＥＴからなる制御トランジスタＨＰ１Ｉは、
ソース電極に高電位側実電源ＶＤＤが供給され、ドレイ
ン電極を介して高電位側擬似電源ＶＤＤＶが供給され、
さらにゲート電極に印加するスリープモード切り替え信
号ＳＬに応答して高電位側の実電源線と擬似電源線との
電気的な接続を導通または遮断するようになっている。

【０００６】また、高閾値のｎチャネル型ＭＯＳＦＥＴ
からなる制御トランジスタＨＮ１Ｉは、ソース電極に低
電位側実電源ＧＮＤが供給され、ドレイン電極を介して
低電位側擬似電源ＧＮＤＶが供給され、さらにゲート電
極に印加するスリープモード切替反転信号ＳＬＢに応答
して低電位側の実電源線と擬似電源線との電気的な接続
を導通または遮断するようになっている。ここで、スリ
ープモード切替反転信号ＳＬＢは、スリープモード切替
信号ＳＬを反転させた信号であり、図示しないスリープ
モード制御回路から送出される。

【０００７】低閾値トランジスタで構成されたＣＭＯＳ
回路群は、インバータ回路ＩＮＶ１ＩおよびＩＮＶ２Ｉ
の各々から構成されている。

【０００８】インバータ回路ＩＮＶ１Ｉ及びＩＮＶ２Ｉ
は、ラッチ回路１０Ａ及び１０Ｂに各々供給するデータ
信号Ｄ１Ｂ及びＤ２Ｂのバッファリングを行うものであ
る。インバータ回路ＩＮＶ１Ｉは、低閾値のｐチャネル
型ＭＯＳＦＥＴからなるトランジスタ及び低閾値のｎチ
ャネル型ＭＯＳＦＥＴからなるトランジスタによって構
成され、各ゲート電極が共通接続されデータ信号Ｄ１Ｂ
が入力するようになっており、各ドレイン電極が共通接
続されてラッチ回路１０Ａへの入力端子として構成され
ている。

【０００９】インバータ回路ＩＮＶ２Ｉは、低閾値のｐ
チャネル型ＭＯＳＦＥＴからなるトランジスタ及び低閾
値のｎチャネル型ＭＯＳＦＥＴからなるトランジスタに
よって構成され、各ゲート電極が共通接続されデータ信
号Ｄ２Ｂが入力するようになっており、各ドレイン電極
が共通接続されてラッチ回路１０Ｂへの入力端子として
構成されている。

【００１０】また、インバータ回路ＩＮＶ１Ｉを構成す
る低閾値のｐチャネル型ＭＯＳＦＥＴのソース電極は、
制御トランジスタＨＰ１Ｉのドレイン電極を介して供給
される高電位側擬似電源ＶＤＤＶを配給する高電位側擬
似電源線に接続されている。また、インバータ回路ＩＮ
Ｖ１Ｉを構成する低閾値のｎチャネル型ＭＯＳＦＥＴの
ソース電極は、制御トランジスタＨＮ１Ｉのドレイン電
極を介して供給される低電位側擬似電源ＧＮＤＶを配給
する低電位側擬似電源線に接続されている。

【００１１】さらに図３０におけるスリープ時の情報保
持機能を有する順序回路としてのラッチ回路１０Ａ及び
１０Ｂの構成について説明する。高閾値トランジスタを
も含めて構成されたＣＭＯＳラッチ回路群は、２個のラ
ッチ回路１０Ａ及び１０Ｂから構成されている。

【００１２】ラッチ回路１０Ａは、２個の伝送ゲートＴ
Ｍ１Ａ及びＴＭ２Ａと、３個のインバータ回路ＩＮＶ１
Ａ，ＩＮＶ２Ａ及びＩＮＶ３Ａから構成される。

【００１３】伝送ゲートＴＭ１Ａは、低閾値のｐチャネ
ル型ＭＯＳＦＥＴからなるトランジスタ及び低閾値のｎ
チャネル型ＭＯＳＦＥＴからなるトランジスタによって
構成され、各トランジスタのソース電極及びドレイン電
極を互い違いに並列接続され、一方の電極はインバータ
回路ＩＮＶ１Ｉの出力端に接続され、他方の電極はイン
バータ回路ＩＮＶ１Ａの入力端に接続されている。

【００１４】さらに伝送ゲートＴＭ１Ａを構成する低閾
値のｎチャネル型ＭＯＳＦＥＴからなるトランジスタの
ゲート電極には、クロック信号φが印加され、低閾値の
ｐチャネル型ＭＯＳＦＥＴからなるトランジスタのゲー
ト電極には、クロック信号φの反転信号である反転クロ
ック信号＊φが印加されている。

【００１５】伝送ゲートＴＭ２Ａ及び伝送ゲートＴＭ１
Ａは同一の構成であり、双方向性を有する電極の一方は
インバータ回路ＩＮＶ１Ａの入力端に接続され、他方の
電極はインバータ回路ＩＮＶ２Ａの出力に接続されてい
る。なお、伝送ゲートＴＭ２Ａを構成するトランジスタ
は、低閾値のＭＯＳＦＥＴ、或いは高閾値のＭＯＳＦＥ
Ｔのいずれの導電型でも良い。

【００１６】インバータ回路ＩＮＶ１Ａ，ＩＮＶ２Ａ及
びＩＮＶ３Ａは、インバータ回路ＩＮＶ１Ｉ及びＩＮＶ
２Ｉと同一の構成であり、インバータ回路ＩＮＶ１Ａを
構成する各トランジスタは、低閾値のＭＯＳＦＥＴによ
って構成されているが、他方のインバータ回路ＩＮＶ２
Ａ及びＩＮＶ３Ａを構成する各トランジスタは、高閾値
のＭＯＳＦＥＴによって構成されている。

【００１７】また、高閾値のｐチャネル型ＭＯＳＦＥＴ
からなる制御トランジスタＨＰ１Ａは、モード切替信号
ＳＬに応答してドレイン電極との電気的な接続を導通ま
たは遮断するようになっている。

【００１８】また、高閾値のｎチャネル型ＭＯＳＦＥＴ
からなる制御トランジスタＨＮ１Ａは、ソース電極に低
電位側実電源ＧＮＤが供給され、ゲート電極に印加する
スリープモード切替反転信号ＳＬＢに応答してドレイン
電極との電気的な接続を導通または遮断するようになっ
ている。

【００１９】また、インバータ回路ＩＮＶ１Ａを構成す
る低閾値のｐチャネル型ＭＯＳＦＥＴのソース電極は、
制御トランジスタＨＰ１Ａのドレイン電極に接続され、
インバータ回路ＩＮＶ１Ａを構成する低閾値のｎチャネ
ル型ＭＯＳＦＥＴのソース電極は、制御トランジスタＨ
Ｎ１Ａのドレイン電極に接続されている。

【００２０】また、インバータ回路ＩＮＶ３Ａは、イン
バータ回路ＩＮＶ１Ａに並列に接続されている。インバ
ータ回路ＩＮＶ３Ａとインバータ回路ＩＮＶ１Ａとの相
違点は、インバータ回路ＩＮＶ３Ａの場合、高閾値のｐ
チャネル型ＭＯＳＦＥＴからなる制御トランジスタＨＰ
１Ａや高閾値のｎチャネル型ＭＯＳＦＥＴからなる制御
トランジスタＨＮ１Ａのような制御トランジスタを介す
ることなく、直接に高電位側実電源ＶＤＤや低電位側実
電源ＧＮＤからの電源供給を受けている。

【００２１】インバータ回路ＩＮＶ１Ａとインバータ回
路ＩＮＶ３Ａの各出力端は共通接続され、ラッチ回路１
０Ａの出力端子として構成され、後段に対してラッチ出
力信号Ｑ１Ｂを送出するようになっている。また、イン
バータ回路ＩＮＶ１Ａ及びＩＮＶ３Ａの共通接続された
出力端は、インバータ回路ＩＮＶ２Ａの入力端に接続さ
れている。また、インバータ回路ＩＮＶ２Ａは、インバ
ータ回路ＩＮＶ３Ａと同様に２個の高閾値のＭＯＳＦＥ
Ｔからなるトランジスタで構成され、かつ直接に高電位
側実電源ＶＤＤや低電位側実電源ＧＮＤからの電源が供
給されるようになっている。

【００２２】次に、図３０に示すスリープ時の情報保持
機能を有する順序回路としてのラッチ回路１０Ａの動作
を説明する。

【００２３】データ信号Ｄ１Ｂがインバータ回路ＩＮＶ
１Ｉを介して反転されてラッチ回路１０Ａに供給された
データ信号は、伝送ゲートＴＭ１Ａに供給されるクロッ
ク信号φ及び反転クロック信号＊φのタイミングで取り
込まれ、インバータ回路ＩＮＶ１Ａ及びＩＮＶ３Ａに送
出される。

【００２４】インバータ回路ＩＮＶ１Ａに供給される伝
送ゲートＴＭ１Ａからのデータ信号は、スリープモード
切替信号ＳＬとスリープモード切替反転信号ＳＬＢによ
ってインバータ回路ＩＮＶ１Ａが電源電圧の供給を受け
たときにのみ取り込むことができる。

【００２５】インバータ回路ＩＮＶ１ＡとＩＮＶ３Ａか
らの出力信号は、ラッチ回路の出力信号Ｑ１Ｂとして後
段に送出されると共に、インバータ回路ＩＮＶ２Ａにも
送出され、インバータ回路ＩＮＶ２Ａからの出力信号
は、伝送ゲートＴＭ２Ａに送出される。

【００２６】伝送ゲートＴＭ２Ａは、クロック信号φ及
び反転クロック信号＊φのタイミングにより、インバー
タＩＮＶ２Ａの出力信号をインバータ回路ＩＮＶ１Ａと
ＩＮＶ３Ａの入力側に送出し、取り込まれたデータ信号
をラッチする動作を行う。

【００２７】ここで、低電位のスリープモード切替信号
ＳＬ（ＳＬ＝「０」）と高電位のスリープモード切替反
転信号ＳＬＢ（ＳＬＢ＝「１」）が印加されたアクティ
ブモード状態の場合には、制御トランジスタＨＰ１Ａ及
びＨＮ１Ａが導通状態となり、インバータ回路ＩＮＶ１
Ａ，ＩＮＶ２Ａ及びＩＮＶ３Ａを構成するトランジス
タ、伝送ゲートＴＭ１Ａ及びＴＭ２Ａを構成するトラン
ジスタによって、高速のラッチとして機能動作する。

【００２８】次に、高電位のスリープモード切替信号Ｓ
Ｌ（ＳＬ＝「１」）と低電位のスリープモード切替反転
信号ＳＬＢ（ＳＬＢ＝「０」）が印加された場合には、
制御トランジスタＨＰ１Ａ及びＨＮ１Ａは非導通状態と
なり、インバータ回路ＩＮＶ１Ａへの電源電圧の供給が
遮断される。

【００２９】ここで、予め低電位のクロック信号φ（φ
＝「０」）及び高電位の反転クロック信号＊φ（＊φ＝
「１」）を印加した状態に固定し、かつスリープモード
（ＳＬ＝「１」、ＳＬＢ＝「０」）に移行すれば、イン
バータ回路ＩＮＶ１Ａに並列接続されたインバータ回路
ＩＮＶ３Ａと、インバータ回路ＩＮＶ２Ａ及び導通状態
である伝送ゲートＴＭ２Ａを介して構成される双安定回
路において、データを保持しているためにラッチ回路の
内部状態が破壊されることがない。

【００３０】また、スリープモード（ＳＬ＝「１」、Ｓ
ＬＢ＝「０」）において、低閾値のトランジスタからな
るインバータ回路ＩＮＶ１Ａは、遮断状態である高閾値
の制御）トランジスタＨＰ１Ａ及びＨＮ１Ａを介して電
源電圧が供給されているため、サブスレッショルド漏洩
による消費電力が増大することはない。

【００３１】また、インバータ回路ＩＮＶ２ＡとＩＮＶ
３Ａには、電源電圧が直接に供給されているが、インバ
ータ回路ＩＮＶ２ＡとＩＮＶ３Ａは高閾値のトランジス
タから構成されているため、静止状態において、当然な
がらサブスレッショルド漏洩による消費電力が増大する
ことがない。

【００３２】なお、ラッチ回路１０Ｂは、データ信号Ｄ
２Ｂがインバータ回路ＩＮＶ２Ｉを介して反転されたデ
ータ信号が供給され、かつラッチ回路の出力信号が信号
Ｑ２Ｂである点を除いては、ラッチ回路１０Ａと同一の
構成になっている。

【００３３】

【発明が解決しようとする課題】しかしながら、図３０
に示す従来例に係るスリープ時の情報保持機能を有する
順序回路には、スリープモード（ＳＬ＝［１］、ＳＬＢ
＝「０」）であるにも拘らず、サブスレッショルド漏洩
による消費電力が増大するような回路の組合わせが存在
するという問題点がある。

【００３４】図３０に示す従来例に係るスリープ時の情
報保持機能を有する順序回路を含む半導体集積論理回路
において、上述した問題点が生じる理由を説明する。

【００３５】図３０において、高電位のスリープモード
切替信号ＳＬ（ＳＬ＝「１」）と低電位のスリープモー
ド切替反転信号ＳＬＢ（ＳＬＢ＝「０」）が印加され
た、すなわちスリープモード状態である場合には、制御
トランジスタＨＰ１Ｉ及びＨＮ１Ｉ、並びに制御トラン
ジスタＨＰ１Ａ及びＨＮ１Ａも遮断状態となる。

【００３６】ここで、予め低電位のクロック信号φ（φ
＝「０」）及び高電位の反転クロック信号＊φ（＊φ＝
「１」）を印加した状態に固定し、且つ、その時のラッ
チ回路１０Ａ及び１０Ｂの内部データ保持状態が、イン
バータ回路ＩＮＶ２Ａの出力が「１」状態（したがっ
て、インバータ回路ＩＮＶ３Ａの出力が「０」状態）に
あり、インバータ回路ＩＮＶ２Ｂの出力が「０」状態
（したがって、インバータ回路ＩＮＶ３Ｂの出力が
「１」状態）にあり、さらにスリープモード（ＳＬ＝
「１」、ＳＬＢ＝「０」）に移行したと仮定する。

【００３７】図３０に示される半導体集積論理回路が上
記の状態にある場合には、高電位側実電源ＶＤＤから低
電位側実電源ＧＮＤに向かい、図３０の矢印付き太幅線
により示される経路に沿って、サブスレッショルド漏洩
に起因する直流電流が漏れ出してしまう。

【００３８】すなわち、入力が「０」状態、出力が
「１」状態であるインバータ回路ＩＮＶ２Ａは漏洩電流
の供給源となり、導通状態である伝送ゲートＴＭ２Ａを
通過し、非導通状態であるが低閾値のトランジスタから
なるためにサブスレッショルド漏洩の多い伝送ゲートＴ
Ｍ１Ａを通過し、導通状態は不定であるが低閾値のトラ
ンジスタからなるためにサブスレッショルド漏洩の多い
インバータ回路ＩＮＶ１Ｉを構成するｎチャネル型ＭＯ
ＳＦＥＴのトランジスタを通過し、さらに低電位側の擬
似電源線を経由して、導通状態は不定で在るが低閾値の
トランジスタからなるためにサブスレッショルド漏洩の
多いインバータ回路ＩＮＶ２Ｉを構成するｎチャネル型
ＭＯＳＦＥＴのトランジスタを通過し、非導通状態にあ
るが低閾値のトランジスタからなるためにサブスレッシ
ョルド漏洩の多い伝送ゲートＴＭ１Ｂを通過し、導通状
態にある伝送ゲートＴＭ２Ｂを通過し、最終的には入力
が「１」状態かつ出力が「０」状態にあるインバータ回
路ＩＮＶ２Ｂが漏洩電流の需要源となる。

【００３９】以上説明したように、図３０に示す従来例
に係るスリープ時の情報保持機能を有する順序回路とし
てのラッチ回路１０Ａまたは１０Ｂは、半導体集積論理
回路の内部で各々が単独に存在する限りにおいて、サブ
スレッショルド漏洩による消費電力を増大させることが
ない。

【００４０】しかしながら、２個以上のラッチ回路、す
なわちラッチ回路１０Ａ及び１０Ｂとは、高閾値のｐ及
びｎチャネル型ＭＯＳＦＥＴからなる制御トランジス
タ、すなわち制御トランジスタＨＰ１Ｉ及びＨＮ１Ｉを
介して高電位側電源及び低電位側電源が各々供給される
他のＣＭＯＳ論理回路、すなわちインバータ回路ＩＮＶ
１Ｉ及びＩＮＶ２Ｉを媒介としてサブスレッショルド漏
洩による消費電力を増大させてしまうという問題点があ
る。

【００４１】本発明の目的は、高閾値の制御トランジス
タを介して電源供給される他のＣＭＯＳ論理回路を媒介
として、スリープ時の情報保持機能を有する複数の順序
回路との間で消費されるサブスレッショルド漏洩に基づ
く電力の増大を防止する順序回路を提供することにあ
る。

【００４２】

【課題を解決するための手段】前記目的を達成するた
め、本発明に係る順序回路は、ラッチ回路を有し、論理
回路部から出力される情報データをスリープ時に保持す
る機能をもつ順序回路であって、前記ラッチ回路は、デ
ータ保持部と第１のスイッチング素子部とを含むもので
あり、前記データ保持部は、第１のインバータ回路部と
ゲートとの組み合わせからなり、クロック信号と反転ク
ロック信号とに同期して、前記論理回路部から出力され
る情報データをラッチする機能動作を行なうものであ
り、前記第１のスイッチング素子部は、スリープ時に前
記論理回路部とラッチ回路との間で消費されるサブスレ
ッショルド電流の漏洩を阻止するものである。

【００４３】前記ラッチ回路は、前記論理回路部からの
情報データを後段の回路に出力する第２のインバータ回
路部と、第２のスイッチング素子部とを含み、前記第２
のインバータ回路部は、配線を介して供給される高電圧
側擬似電源と低電圧側擬似電源から電圧供給されるもの
であり、前記第２のスイッチング素子部は、前記第２の
インバータ回路部に起因するサブスレッショルド漏洩の
直流電流を阻止するものである。

【００４４】前記ラッチ回路は、前記論理回路部からの
情報データを後段の回路に出力する第２のインバータ回
路部を含み、前記第２のインバータ回路部は、高電圧側
実電源と低電圧側実電源から高閾値の制御トランジスタ
を介して電圧供給されるものである。

【００４５】前記データ保持部の第１のインバータ回路
部は、データ保持モード切替信号とデータ保持モード切
替反転信号とに基づいて高電圧側実電源と低電圧側実電
源から電圧供給されて動作するインバータ回路を含み、
前記第２のインバータ回路部が送出するデータ信号との
干渉及び競合を回避する機能を備えたものである。

【００４６】前記データ保持部の第１のインバータ回路
部は、高電圧側実電源と低電圧側実電源から直接電圧供
給されて動作するインバータ回路を含み、該インバータ
回路の出力側直後に第３のスイッチング素子部を有し、
前記第３のスイッチング素子部は、データ保持モード切
替信号とデータ保持モード切替反転信号とに基づいて動
作し、前記第２のインバータ回路部が送出するデータ信
号との干渉及び競合を回避するものである。

【００４７】前記第１又は第２のスイッチング素子部
は、高閾値のトランジスタから構成されたものである。

【００４８】前記第１又は第２のスイッチング素子部
は、スリープモード切替信号と、該スリープモード切替
信号を反転させたスリープモード切替反転信号とに同期
して駆動されるものである。

【００４９】前記第１又は第２のスイッチング素子部
は、スリープモード切替反転信号により制御される高閾
値のｎチャネル型ＭＯＳＦＥＴから構成され、スリープ
モード切替反転信号に印加して前記スイッチング素子部
を導通させる信号電圧を、高電位側電圧に高閾値のｎチ
ャネル型ＭＯＳＦＥＴの閾値電圧分を加算した電圧に等
しく設定したものである。

【００５０】前記第１又は第２のスイッチング素子部
は、スリープモード切替信号により制御される高閾値の
ｐチャネル型ＭＯＳＦＥＴから構成され、スリープモー
ド切替信号に印加して前記スイッチング素子部を導通さ
せる信号電圧を、高電位側電圧に高閾値のｐチャネル型
ＭＯＳＦＥＴの閾値電圧分を加算した電圧に等しく設定
したものである。

【００５１】前記第１又は第２のスイッチング素子部
は、導電型の異なる高閾値のトランジスタの組合わせか
ら構成され、双方向のゲート特性をもつものである。

【００５２】前記第１又は第２のスイッチング素子部
は、単一の高閾値トランジスタから構成され、単一方向
のゲート特性をもつものである。

【００５３】前記第３のスイッチング素子部は、データ
保持モード切替反転信号により制御されるｎチャネル型
ＭＯＳＦＥＴから構成され、データ保持モード切替反転
信号に印加して前記スイッチング素子部を導通させる信
号電圧を、高電位側電圧にｎチャネル型ＭＯＳＦＥＴの
閾値電圧分を加算した電圧に等しく設定したものであ
る。

【００５４】前記第３のスイッチング素子部は、データ
保持モード切替信号により制御されるｐチャネル型ＭＯ
ＳＦＥＴから構成され、データ保持モード切替信号に印
加して前記スイッチング素子部を導通させる信号電圧
を、高電位側電圧にｐチャネル型ＭＯＳＦＥＴの閾値電
圧分を加算した電圧に等しく設定したものである。

【００５５】前記第３のスイッチング素子部は、導電型
の異なるトランジスタの組合わせから構成され、双方向
のゲート特性をもつものである。

【００５６】前記第３のスイッチング素子部は、単一の
トランジスタから構成され、単一方向のゲート特性をも
つものである。

【００５７】前記論理回路部は、高閾値の制御トランジ
スタを介して電源供給を受けるものである。

【００５８】前記ラッチ回路は、前記論理回路部に電圧
供給する電源に対して並列に接続されたものである。

【００５９】

【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。

【００６０】図において本発明の順序回路は基本的構成
として、ラッチ回路（１０Ａ，１０Ｂ，１０）を有し、
論理回路（ＩＮＶ１Ｉ，ＩＮＶ２Ｉ等）から出力される
情報データをスリープ時に保持する機能をもつものであ
る（図１〜図２９参照）。

【００６１】ラッチ回路（１０Ａ，１０Ｂ，１０）は、
データ保持部と第１のスイッチング素子部（ＴＭ３Ａ，
ＴＭ３Ｂ，ＴＭ３，ＴＭ７Ａ，ＴＭ７Ｂ，ＴＭ７等）と
を含んでいる。

【００６２】データ保持部は、第１のインバータ回路部
（ＩＮＶ２，ＩＮＶ３，ＩＮＶ４，ＩＮＶ２Ａ，ＩＮＶ
３Ａ，ＩＮＶ２Ｂ，ＩＮＶ３Ｂ等）とゲート（ＴＭ２，
ＴＭ２Ａ，ＴＭ３Ｂ等）との組み合わせからなり、クロ
ック信号φと反転クロック信号＊φとに同期して、論理
回路部（ＩＮＶ１Ｉ，ＩＮＶ２Ｉ等）から出力される情
報データをラッチする機能動作を行なうようになってい
る。

【００６３】第１のスイッチング素子部（ＴＭ３Ａ，Ｔ
Ｍ３Ｂ，ＴＭ３，ＴＭ７Ａ，ＴＭ７Ｂ，ＴＭ７等）は、
スリープ時に論理回路部（ＩＮＶ１Ｉ，ＩＮＶ２Ｉ等）
とラッチ回路（１０Ａ，１０Ｂ，１０）との間で消費さ
れるサブスレッショルド電流の漏洩を阻止するようにな
っている。

【００６４】また図５，図６，図８，図９，図１１，図
１２，図１６，図１７，図１９，図２０，図２２，図２
３，図２５，図２６，図２８，図２９等に示すように、
ラッチ回路（１０）は、論理回路部（ＩＮＶ１Ｉ，ＩＮ
Ｖ２Ｉ等）からの情報データを後段の回路に出力する第
２のインバータ回路部（ＩＮＶ１等）と、第２のスイッ
チング素子部（ＴＭ４，ＴＭ５等）とを含むようにして
もよい。

【００６５】この場合には、第２のインバータ回路部
（ＩＮＶ１等）は、配線を介して供給される高電圧側擬
似電源ＶＤＤＶと低電圧側擬似電源ＧＮＤＶから電圧供
給されるようになっており、第２のスイッチング素子部
（ＴＭ４，ＴＭ５等）は、第２のインバータ回路部（Ｉ
ＮＶ１等）に起因するサブスレッショルド漏洩の直流電
流を阻止するようになっている。

【００６６】また、図１，図３，図４，図７，図１０，
図１３，図１４，図１５，図１８，図２１，図２４，図
２７等に示すように、ラッチ回路（１０Ａ，１０Ｂ，１
０）は、論理回路部（ＩＮＶ１Ｉ，ＩＮＶ２Ｉ等）から
の情報データを後段の回路に出力する第２のインバータ
回路部（ＩＮＶ１Ａ，ＩＮＶ１Ｂ，ＩＮＶ１Ｉ等）を含
み、第２のインバータ回路部（ＩＮＶ１Ａ，ＩＮＶ１
Ｂ，ＩＮＶ１Ｉ等）には、高電圧側実電源ＶＤＤと低電
圧側実電源ＧＮＤから高閾値の制御トランジスタ（ＨＰ
１Ａ，ＨＮ１Ａ，ＨＰ１，ＨＮ１等）を介して電圧を供
給するようにしてもよい。

【００６７】以上の構成により、本発明に係るスリープ
時の情報保持機能を有する順序回路は、半導体集積論理
回路に複数のラッチ回路が存在した場合にも、高閾値の
制御トランジスタＨＰ１Ｉ，ＨＮ１Ｉを介して電源供給
される論理回路部を媒介としてサブスレッショルド漏洩
による電流の消費を防止するものである。

【００６８】図１において、低電位のクロック信号φ
（φ＝「０」）及び高電位の反転クロック信号＊φ（＊
φ＝「１」）を印加した状態に固定し、ラッチ回路１０
Ａのイバータ回路ＩＮＶ２Ａの出力が「１」状態（した
がって、インバータ回路ＩＮＶ３Ａの出力が「０」状
態）にあり、ラッチ回路１０Ｂのインバータ回路ＩＮＶ
２Ｂの出力が「０」状態（したがって、インバータ回路
ＩＮＶ３Ｂの出力が「１」状態）にあり、スリープモー
ド（ＳＬ＝「１」、ＳＬＢ＝「０」）に移行したと仮定
する。

【００６９】図３０に示される従来例に係る半導体集積
論理回路は上記の状態の場合には、高電位側実電源ＶＤ
Ｄから低電位側実電源ＧＮＤに向かって、図３０の矢印
付き太幅線によって示される経路に沿い、サブスレッシ
ョルド漏洩に起因する直流電流が漏れ出してしまう。

【００７０】これに対して図１に示す本発明に係る半導
体集積論理回路は上記の状態の場合には、入力が「０」
状態かつ出力が「１」状態のインバータ回路ＩＮＶ２Ａ
が漏洩電流の供給源となり得る。そして、漏洩電流は、
導通状態の伝送ゲートＴＭ２Ａを通過し、非導通状態の
低閾値トランジスタからなるためにサブスレッショルド
漏洩の多い伝送ゲートＴＭ１Ａを通過し得る。

【００７１】しかしながら、図１に示す本発明に係る半
導体集積論理回路では、この漏洩電流は、非導通状態の
高閾値トランジスタからなるためにサブスレッショルド
漏洩がない第１のスイッチング素子部（伝送ゲート）Ｔ
Ｍ３Ａにより阻止され、ラッチ回路１０Ａから論理回路
部に流れ出ることはない。

【００７２】また、図１では、入力が「１」状態かつ出
力が「０」状態のインバータ回路ＩＮＶ２Ｂが漏洩電流
の需要源となり得る。そして、漏洩電流は、導通状態の
伝送ゲートＴＭ２Ｂを通過し、非導通状態の低閾値トラ
ンジスタからなるためにサブスレッショルド漏洩の多い
伝送ゲートＴＭ１Ｂを通過し得る。

【００７３】しかしながら、この漏洩電流は、非導通状
態の高閾値トランジスタからなるためにサブスレッショ
ルド漏洩がない第１のスイッチング素子部（伝送ゲー
ト）ＴＭ３Ｂにより阻止され、論理回路部からラッチ回
路１０Ｂに流れ込むことはない。

【００７４】以上説明したように、本発明では、半導体
集積論理回路内に２個以上のラッチ回路１０Ａ，１０Ｂ
が存在する場合に、高閾値のｐ及びｎチャネル型ＭＯＳ
ＦＥＴからなる制御トランジスタ、すなわち制御トラン
ジスタＨＰ１Ｉ及びＨＮ１Ｉを介して高および低電位側
電源が各々供給される論理回路部（ＩＮＶ１Ｉ，ＩＮＶ
２Ｉ等）を介してサブスレッショルド漏洩による消費電
力の増大を生じることがない。

【００７５】尚、本発明は、以上の構成に限定されるも
のではない。例えば、図７，図８，図９，図１８，図１
９，図２０，図２４，図２５，図２６等に示すように、
データ保持部の第１のインバータ回路部（ＩＮＶ２，Ｉ
ＮＶ３，ＩＮＶ４等）は、データ保持モード切替信号Ｋ
Ｐとデータ保持モード切替反転信号ＫＰＢとに基づいて
高電圧側実電源ＶＤＤと低電圧側実電源ＧＮＤから電圧
供給されて動作するインバータ回路（ＩＮＶ３，ＩＮＶ
４等）を含み、第２のインバータ回路部（ＩＮＶ１Ａ，
ＩＮＶ１Ｉ，ＩＮＶ１Ｂ等）が送出するデータ信号との
干渉及び競合を回避する機能を備えるようにしてもよ
い。

【００７６】また図１０，図１１，図１２，図２１，図
２２，図２３，図２７，図２８，図２９等の場合には、
データ保持部の第１のインバータ回路部は、高電圧側実
電源ＶＤＤと低電圧側実電源ＧＮＤから直接電圧供給さ
れて動作するインバータ回路（ＩＮＶ３，ＩＮＶ４等）
を含み、インバータ回路（ＩＮＶ３，ＩＮＶ４等）の出
力側直後に第３のスイッチング素子部（ＴＭ６，ＴＭ８
等）を有しており、第３のスイッチング素子部（ＴＭ
６，ＴＭ８等）は、データ保持モード切替信号ＫＰとデ
ータ保持モード切替反転信号ＫＰＢとに基づいて動作
し、第２のインバータ回路部が送出するデータ信号との
干渉及び競合を回避するようにしてもい。

【００７７】また前記第１又は第２のスイッチング素子
部は、スリープモード切替信号ＳＬと、該スリープモー
ド切替信号ＳＬを反転させたスリープモード切替反転信
号ＳＬＢとに同期して駆動されるようにしてもよい。

【００７８】さらに図１，図３，図５，図６，図７，図
８，図９，図１０，図１１，図１２，図１３，図１４，
図１６，図１７，図１８，図１９〜２９等の場合には、
第１又は第２のスイッチング素子部は、導電型の異なる
高閾値のトランジスタの組合わせから構成され、双方向
のゲート特性をもつようにしてもよい。

【００７９】また図１，図３，図５，図６，図７，図
８，図９，図１０，図１１，図１２，図１３，，図１
４，図１６，図１７，図１８，図１９〜２９等の場合に
は、第１又は第２のスイッチング素子部は図４及び図５
に示すように、単一の高閾値トランジスタから構成さ
れ、単一方向のゲート特性をもつようにしてもよい。

【００８０】さらには図１，図３，図５，図６，図７，
図８，図９，図１０，図１１，図１２，図１３，図１
４，図１６，図１７，図１８，図１９〜２９等の場合に
は、第１又は第２のスイッチング素子部は、スリープモ
ード切替反転信号により制御される高閾値のｎチャネル
型ＭＯＳＦＥＴから構成され、スリープモード切替反転
信号に印加して前記スイッチング素子部を導通させる信
号電圧を、高電位側電圧に高閾値のｎチャネル型ＭＯＳ
ＦＥＴの閾値電圧分を加算した電圧に等しく設定するよ
うにしてもよく、また第１又は第２のスイッチング素子
部は、スリープモード切替信号により制御される高閾値
のｐチャネル型ＭＯＳＦＥＴから構成され、スリープモ
ード切替信号に印加して前記スイッチング素子部を導通
させる信号電圧を、高電位側電圧に高閾値のｐチャネル
型ＭＯＳＦＥＴの閾値電圧分を加算した電圧に等しく設
定してもよい（図４及び図１５参照）。

【００８１】また図１０，図１１，図１２，図２１，図
２３，図２８，図２９等の場合には、第３のスイッチン
グ素子部（ＴＭ６，ＴＭ８等）は、データ保持モード切
替反転信号ＫＰＢにより制御されるｎチャネル型ＭＯＳ
ＦＥＴから構成され、データ保持モード切替反転信号Ｋ
ＰＢに印加して前記スイッチング素子部を導通させる信
号電圧を、高電位側電圧にｎチャネル型ＭＯＳＦＥＴの
閾値電圧分を加算した電圧に等しく設定してもよい。

【００８２】また図１０，図１１，図１２，図２１，図
２３，図２８，図２９等の場合には、第３のスイッチン
グ素子部（ＴＭ６，ＴＭ８等）は、データ保持モード切
替信号ＫＰにより制御されるｐチャネル型ＭＯＳＦＥＴ
から構成され、データ保持モード切替信号ＫＰに印加し
て前記スイッチング素子部を導通させる信号電圧を、高
電位側電圧にｐチャネル型ＭＯＳＦＥＴの閾値電圧分を
加算した電圧に等しく設定してもよい（図４及び図５参
照）。

【００８３】また図１０，図１１，図１２，図２１，図
２３，図２８，図２９等の場合には、第３のスイッチン
グ素子部（ＴＭ６，ＴＭ８等）は、導電型の異なるトラ
ンジスタの組合わせから構成され、双方向のゲート特性
をもつようにしてもよく（図１及び図３等を参照）、ま
た第３のスイッチング素子部（ＴＭ６，ＴＭ８等）は、
単一のトランジスタから構成され、単一方向のゲート特
性をもつようにしてもよい（図４及び図５参照）。

【００８４】次に、本発明に係る順序回路の具体例を実
施形態として詳細に説明する。

【００８５】（実施形態１）図１は、本発明の実施形態
１に係るスリープ時の情報保持機能を有する順序回路を
含む半導体集積論理回路を示す構成図である。

【００８６】図１において、高閾値のｐチャネル型ＭＯ
ＳＦＥＴからなる制御トランジスタＨＰ１Ｉは、ソース
電極に高電位側実電源ＶＤＤが供給され、ドレイン電極
を介して高電位側擬似電源ＶＤＤＶが供給され、さらに
ゲート電極に印加するスリープモード切替信号ＳＬに応
答して高電位側の実電源線と擬似電源線との電気的な接
続を導通または遮断するようになっている。

【００８７】また高閾値のｎチャネル型ＭＯＳＦＥＴか
らなる制御トランジスタＨＮ１Ｉは、ソース電極に低電
位側実電源ＧＮＤが供給され、ドレイン電極を介して低
電位側擬似電源ＧＮＤＶが供給され、さらにゲート電極
に印加するスリープモード切替反転信号ＳＬＢに応答し
て低電位側の実電源線と擬似電源線との電気的な接続を
導通または遮断するようになっている。ここで、スリー
プモード切替反転信号ＳＬＢは、スリープモード切替信
号ＳＬを反転させた信号であり、図示しないスリープモ
ード制御回路から送出される。

【００８８】また低閾値トランジスタで構成されたＣＭ
ＯＳ論理回路は、ラッチ回路１０Ａ及び１０Ｂに各々供
給するデータ信号Ｄ１Ｂ及びＤ２Ｂのバッファリングを
行うためのインバータ回路ＩＮＶ１Ｉ及びＩＮＶ２Ｉか
ら構成されている。

【００８９】インバータ回路ＩＮＶ１Ｉは、低閾値のｐ
チャネル型ＭＯＳＦＥＴからなるトランジスタ及び低閾
値のｎチャネル型ＭＯＳＦＥＴからなるトランジスタに
よって構成され、各ゲート電極が共通接続されてデータ
信号Ｄ１Ｂが入力し、各ドレイン電極が共通接続されて
出力端子として構成され、後段のラッチ回路１０Ａに信
号を出力するようになっている。

【００９０】インバータ回路ＩＮＶ２Ｉは、低閾値のｐ
チャネル型ＭＯＳＦＥＴからなるトランジスタ及び低閾
値のｎチャネル型ＭＯＳＦＥＴからなるトランジスタに
よって構成され、各ゲート電極が共通接続されてデータ
信号Ｄ２Ｂが入力し、各ドレイン電極が共通接続されて
出力端子として構成され、後段のラッチ回路１０Ｂに信
号を出力するようになっている。

【００９１】またインバータ回路ＩＮＶ１Ｉを構成する
低閾値のｐチャネル型ＭＯＳＦＥＴのソース電極は、制
御トランジスタＨＰ１Ｉのドレイン電極を介して供給さ
れる高電位側擬似電源ＶＤＤＶを配給する高電位側擬似
電源線に接続されている。

【００９２】またインバータ回路ＩＮＶ１Ｉを構成する
低閾値のｎチャネル型ＭＯＳＦＥＴのソース電極は、制
御トランジスタＨＮ１Ｉのドレイン電極を介して供給さ
れる低電位側擬似電源ＧＮＤＶを配給する低電位側擬似
電源線に接続されている。

【００９３】次に、図１に示すスリープ時の情報保持機
能を有する順序回路としてのラッチ回路１０Ａ及び１０
Ｂの構成について説明する。

【００９４】高閾値トランジスタをも含めて構成された
ＣＭＯＳラッチ回路は、ラッチ回路１０Ａ及び１０Ｂか
ら構成されている。

【００９５】ラッチ回路１０Ａは、３個の伝送ゲートＴ
Ｍ１Ａ，ＴＭ２Ａ及びＴＭ３Ａと、３個のインバータ回
路ＩＮＶ１Ａ，ＩＮＶ２Ａ及びＩＮＶ３Ａから構成され
ている。

【００９６】スイッチング素子としての伝送ゲートＴＭ
３Ａは、高閾値のＭＯＳＦＥＴからなるトランジスタに
よって構成され、双方向性を有する一方の電極は、イン
バータ回路ＩＮＶ１Ｉの出力端に接続され、双方向性を
有する他方の電極は、伝送ゲートＴＭ１Ａの双方向性を
有する一方の電極に接続されている。

【００９７】伝送ゲートＴＭ３Ａの開閉を制御する信号
は、スリープモード切替信号ＳＬ及びスリープモード切
替信号ＳＬの反転信号であるスリープモード切替反転
信号ＳＬＢとに同期させている。

【００９８】すなわち、スリープモードにおいては、高
電位のスリープモード切替信号ＳＬ（ＳＬ＝「１」）と
低電位のスリープモード切替反転信号ＳＬＢ（ＳＬＢ＝
「０」）が伝送ゲートＴＭ３Ａに印加されることによ
り、伝送ゲートＴＭ３Ａは非導通状態となり、アクティ
ブモードにおいては、低電位のスリープモード切替信号
ＳＬ（ＳＬ＝「０」）と高電位のスリープモード切替反
転信号ＳＬＢ（ＳＬＢ＝「１」）が印加されることによ
り、伝送ゲートＴＭ３Ａは導通状態となる。

【００９９】また伝送ゲートＴＭ１Ａは、低閾値のｐチ
ャネル型ＭＯＳＦＥＴからなるトランジスタ及び低閾値
のｎチャネル型ＭＯＳＦＥＴからなるトランジスタによ
って構成され、各トランジスタのソース電極及びドレイ
ン電極を互い違いに並列接続され、この双方向性を有す
る一方の電極は、伝送ゲートＴＭ３Ａの双方向性を有す
る一方の電極に接続し、その他方の電極は、インバータ
回路ＩＮＶ１Ａの入力端に接続されている。

【０１００】さらに伝送ゲートＴＭ１Ａを構成する低閾
値のｎチャネル型ＭＯＳＦＥＴからなるトランジスタの
ゲート電極には、クロック信号φが印加され、伝送ゲー
トＴＭ１Ａを構成する低閾値のｐチャネル型ＭＯＳＦＥ
Ｔからなるトランジスタのゲート電極には、クロック信
号φの反転信号である反転クロック信号＊φが印加され
る。

【０１０１】伝送ゲートＴＭ２Ａは、伝送ゲートＴＭ１
Ａと同一の構成であり、その双方向性を有する電極の一
方は、インバータ回路ＩＮＶ１Ａの入力に接続され、そ
の他方の電極は、インバータ回路ＩＮＶ２Ａの出力端に
接続されている。なお、伝送ゲートＴＭ２Ａを構成する
トランジスタは、低閾値のＭＯＳＦＥＴ、或いは高閾値
のＭＯＳＦＥＴのどちらの導電型のトランジスタでも良
い。

【０１０２】インバータ回路ＩＮＶ１Ａ，ＩＮＶ２Ａ及
びＩＮＶ３Ａは、インバータ回路ＩＮＶ１Ｉ及びＩＮＶ
２Ｉと同一の構成であり、インバータ回路ＩＮＶ１Ａを
構成する各トランジスタは、低閾値のＭＯＳＦＥＴによ
って構成されているが、他方のインバータ回路ＩＮＶ２
Ａ及びＩＮＶ３Ａを構成する各トランジスタは、高閾値
ＭＯＳＦＥＴのトランジスタによって構成されている。

【０１０３】また高閾値のｐチャネル型ＭＯＳＦＥＴか
らなる制御トランジスタＨＰ１Ａは、ソース電極に高電
位側実電源ＶＤＤが供給され、ゲート電極に印加するス
リープモード切替信号ＳＬに応答してドレイン電極との
電気的な接続を導通または遮断するようになっている。

【０１０４】また高閾値のｎチャネル型ＭＯＳＦＥＴか
らなる制御トランジスタＨＮ１Ａは、ソース電極に低電
位側実電源ＧＮＤが供給され、ゲート電極に印加するス
リープモード切替反転信号ＳＬＢに応答してドレイン電
極との電気的な接続を導通または遮断するようになって
いる。

【０１０５】またインバータ回路ＩＮＶ１Ａを構成する
低閾値のｐチャネル型ＭＯＳＦＥＴのソース電極には、
制御トランジスタＨＰ１Ａのドレイン電極が接続され、
インバータ回路ＩＮＶ１Ａを構成する低閾値のｎチャネ
ル型ＭＯＳＦＥＴのソース電極は、制御トランジスタＨ
Ｎ１Ａのドレイン電極に接続されている。

【０１０６】インバータ回路ＩＮＶ３Ａは、インバータ
回路ＩＮＶ１Ａに対して並列に接続されている。インバ
ータ回路ＩＮＶ３Ａは、高閾値のｐチャネル型ＭＯＳＦ
ＥＴからなる制御トランジスタＨＰ１Ａ及び高閾値のｎ
チャネル型ＭＯＳＦＥＴからなる制御トランジスタＨＮ
１Ａのような制御トランジスタを介することなく、直接
に高電位側実電源ＶＤＤ及び低電位側実電源ＧＮＤから
の電源供給を受ける点がインバータ回路ＩＮＶ１Ａと相
違している。

【０１０７】またインバータ回路ＩＮＶ１Ａ及びインバ
ータ回路ＩＮＶ３Ａの出力端は、共通接続されラッチ回
路１０Ａの出力端子として構成され、後段に対してラッ
チ出力信号Ｑ１Ｂを送出するようになっている。

【０１０８】またインバータ回路ＩＮＶ１Ａ及びＩＮＶ
３Ａの共通接続された出力端は、インバータ回路ＩＮＶ
２Ａの入力端に接続されている。ここで、インバータ回
路ＩＮＶ２Ａは、インバータ回路ＩＮＶ３Ａと同様に、
２個の高閾値のＭＯＳＦＥＴからなるトランジスタで構
成され、かつ直接に高電位側実電源ＶＤＤ及び低電位側
実電源ＧＮＤからの電源供給を受けている。

【０１０９】一方、ラッチ回路１０Ｂは、３個の伝送ゲ
ートＴＭ１Ｂ，ＴＭ２Ｂ及びＴＭ３Ｂと、３個のインバ
ータ回路ＩＮＶ１Ｂ，ＩＮＶ２Ｂ及びＩＮＶ３Ｂから構
成されているが、ラッチ回路１０Ｂは、データ信号Ｄ２
Ｂがインバータ回路ＩＮＶ２Ｉを通して反転されたデー
タ信号が供給され、かつラッチ回路１０Ｂの出力信号が
信号Ｑ２Ｂである点を除いてはラッチ回路１０Ａと同一
の構成である。

【０１１０】次に、図１に示す本発明の実施形態１に係
るスリープ時の情報保持機能を有する順序回路としての
ラッチ回路１０Ａの動作を図２に基づいて説明する。

【０１１１】まず、低電位のスリープモード切替信号Ｓ
Ｌ（ＳＬ＝「０」）と高電位のスリープモード切替反転
信号ＳＬＢ（ＳＬＢ＝「１」）が印加されたアクティブ
モード状態である場合について説明する。

【０１１２】制御トランジスタＨＰ１Ａ及びＨＮ１Ａは
導通状態となり、インバータ回路ＩＮＶ１Ａに対して高
電位側電源及び低電位側電源が供給され、インバータ回
路ＩＮＶ１Ａは、アクティブ状態となる。また、伝送ゲ
ートＴＭ３Ａは導通状態となり、前段のインバータ回路
ＩＮＶ１Ｉから送出されるデータ信号を伝送ゲートＴＭ
１Ａに対して伝送可能な状態となる。

【０１１３】したがって、データ信号Ｄ１Ｂがインバー
タ回路ＩＮＶ１Ｉを介して反転されてラッチ回路１０Ａ
に供給されたデータ信号は、アクティブモード状態で導
通状態にある伝送ゲートＴＭ３Ａを介して伝送ゲートＴ
Ｍ１Ａに送出される。

【０１１４】伝送ゲートＴＭ３Ａから送出されたデータ
信号は、伝送ゲートＴＭ１Ａに供給されるクロック信号
φ及び反転クロック信号＊φのタイミングで取り込ま
れ、インバータ回路ＩＮＶ１ＡとＩＮＶ３Ａに送出され
る。ここで、スリープモード切替信号ＳＬとスリープ
モード切替反転信号ＳＬＢによってインバータ回路ＩＮ
Ｖ１Ａはアクティブ状態にあり、伝送ゲートＴＭ１Ａか
らのデータ信号を取り込むことが可能な状態になってい
る。

【０１１５】インバータ回路ＩＮＶ１Ａ及びＩＮＶ３Ａ
を通過した信号は、ラッチ回路１０Ａの出力信号Ｑ１Ｂ
として後段に送出されると共にインバータ回路ＩＮＶ２
Ａにも送出され、インバータ回路ＩＮＶ２Ａの出力は伝
送ゲートＴＭ２Ａに送出される。

【０１１６】伝送ゲートＴＭ２Ａは、クロック信号φ及
び反転クロック信号＊φのタイミングにより、インバー
タ回路ＩＮＶ２Ａからの信号をインバータ回路ＩＮＶ１
ＡとＩＮＶ３Ａの入力側に帰還させ、取り込まれたデー
タ信号をラッチする機能動作が行われる。

【０１１７】次に、高電位のスリープモード切替信号Ｓ
Ｌ（ＳＬ＝「１」）と低電位のスリープモード切替反転
信号ＳＬＢ（ＳＬＢ＝「０」）が印加されたスリープモ
ード状態の場合ついて説明する。

【０１１８】制御トランジスタＨＰ１Ａ及びＨＮ１Ａは
非導通状態となり、インバータ回路ＩＮＶ１Ａに対する
高電位側電源及び低電位側電源の供給が停止し、インバ
ータ回路ＩＮＶ１Ａは、非アクティブ状態となる。

【０１１９】また伝送ゲートＴＭ３Ａは非導通状態とな
り、前段の回路から伝送ゲートＴＭ１Ａに送出されるデ
ータ信号を遮断することとなる。

【０１２０】ここで、予め低電位のクロック信号φ（φ
＝「０」）及び高電位の反転クロック信号＊φ（＊φ＝
「１」）を印加した状態に固定し、かつスリープモード
（ＳＬ＝「１」、ＳＬＢ＝「０」）に移行すれば、並列
接続のインバータ回路ＩＮＶ１Ａ及びインバータ回路Ｉ
ＮＶ３Ａと、インバータ回路ＩＮＶ２Ａ及び導通状態の
伝送ゲートＴＭ２Ａを介して構成される双安定回路にお
いてデータを保持しているためにラッチ回路１０Ａの内
部状態が破壊されることはない。

【０１２１】次に、本発明の実施形態１による効果を説
明する。

【０１２２】図１において、高電位のスリープモード
切替信号ＳＬ（ＳＬ＝「１」）と低電位のスリープモー
ド切替反転信号ＳＬＢ（ＳＬＢ＝「０」）が印加され
た、すなわちスリープモード状態である場合には、制御
トランジスタＨＰ１Ｉ及びＨＮ１Ｉ、並びに制御トラン
ジスタＨＰ１Ａ及びＨＮ１Ａは遮断状態となる。

【０１２３】したがって、スリープモード（ＳＬ＝
「１」、ＳＬＢ＝「０」）では、低閾値のトランジスタ
からなるインバータ回路ＩＮＶ１Ａは、遮断状態の高閾
値の制御トランジスタＨＰ１Ａ及びＨＮ１Ａを介して電
源電圧を供給されているために、サブスレッショルド漏
洩による消費電力の増大はないことになる。

【０１２４】なお、インバータ回路ＩＮＶ２Ａ及びＩＮ
Ｖ３Ａには、電源電圧が直接に供給されているが、イン
バータ回路ＩＮＶ２Ａ及びＩＮＶ３Ａは、高閾値のトラ
ンジスタから構成されているために、静止状態において
サブスレッショルド漏洩による消費電力の増大がない。

【０１２５】ここで、図３０に示す従来例に係るスリー
プ時の情報保持機能を有する順序回路を含む半導体集積
論理回路にサブスレッショルド漏洩により消費電力が増
大する問題が生じた条件と同条件を、図１に示す本発明
の実施形態１に係るスリープ時の情報保持機能を有する
順序回路を含む半導体集積論理回路に設定した場合、本
発明の実施形態１では、サブスレッショルド漏洩による
消費電力の増大が生じないことを証明する。

【０１２６】図１に示す本発明の実施形態１に係るスリ
ープ時の情報保持機能を有する順序回路を含む半導体集
積論理回路において、予め低電位のクロック信号φ（φ
＝「０」）及び高電位の反転クロック信号＊φ（＊φ＝
「１」）を印加した状態に固定し、且つ、そのときのラ
ッチ回路１０Ａ及び１０Ｂの内部データ保持状態が、イ
ンバータ回路ＩＮＶ２Ａの出力が「１」状態（したがっ
て、インバータ回路ＩＮＶ３Ａの出力が「０」状態）に
あり、インバータ回路ＩＮＶ２Ｂの出力が「０」状態
（したがって、インバータ回路ＩＮＶ３Ｂの出力が
「１」状態）にあり、スリープモード（ＳＬ＝「１」、
ＳＬＢ＝「０」）に移行したと仮定する。

【０１２７】図３０に示される半導体集積論理回路が上
記の状態である場合には、高電位側実電源ＶＤＤから低
電位側実電源ＧＮＤに向かって、図３０に示す矢印付き
太幅線で示される経路に沿い、サブスレッショルド漏洩
に起因する直流電流が漏れ出してしまう。

【０１２８】図１に示す本発明の実施形態１に係る半導
体集積論理回路が上記の状態である場合には、入力が
「０」状態かつ出力が「１」状態であるインバータ回路
ＩＮＶ２Ａが漏洩電流の供給源となり得る。そして、そ
の漏洩電流は、導通状態である伝送ゲートＴＭ２Ａを通
過し、低閾値トランジスタからなるためにサブスレッシ
ョルド漏洩の多い非導通状態の伝送ゲートＴＭ１Ａを通
過してしまうという可能性がある。

【０１２９】しかしながら、図１に示す本発明の実施形
態１に係る半導体集積論理回路では、インバータ回路Ｉ
ＮＶ２Ａを供給源とする漏洩電流は、非導通状態でかつ
高閾値トランジスタからなるためにサブスレッショルド
漏洩がない後段の伝送ゲートＴＭ３Ａによって阻止さ
れ、ラッチ回路１０Ａから他のＣＭＯＳ論理回路に流れ
出ることはない。

【０１３０】また、図１に示す半導体集積論理回路が上
記の状態である場合には、入力が「１」状態かつ出力が
「０」状態のインバータ回路ＩＮＶ２Ｂが漏洩電流の需
要源となり得る。そして、漏洩電流は、導通状態の伝送
ゲートＴＭ２Ｂを通過し、低閾値のトランジスタからな
るためにサブスレッショルド漏洩の多い非導通状態の伝
送ゲートＴＭ１Ｂを通過してしまうという可能性があ
る。

【０１３１】しかしながら、インバータ回路ＩＮＶ２Ｂ
を需要源とする漏洩電流は、非導通状態でかつ高閾値ト
ランジスタからなるためにサブスレッショルド漏洩がな
い伝送ゲートＴＭ３Ａによって阻止され、他のＣＭＯＳ
論理回路からラッチ回路１０Ｂに流れ込むことはない。

【０１３２】以上説明したように、図１に示す本発明の
実施形態１に係るスリープ時の情報保持機能を有する順
序回路としてのラッチ回路１０Ａ及び１０Ｂが２個存在
する場合に、高閾値のｐ及びｎチャネル型ＭＯＳＦＥＴ
からなる制御トランジスタ、すなわち制御トランジスタ
ＨＰ１Ｉ及びＨＮ１Ｉを介して高電位側電源及び低電位
側電源が供給される他のＣＭＯＳ論理回路、すなわちイ
ンバータ回路ＩＮＶ１ＩとＩＮＶ２Ｉとを媒介としてサ
ブスレッショルド漏洩による消費電力の増大を防止する
ことができる。

【０１３３】もちろん、本発明の実施形態１に係るスリ
ープ時の情報保持機能を有する順序回路は、半導体集積
論理回路の内部で各々が単独に存在する限りにおいてサ
ブスレッショルド漏洩による消費電力の増大を生じな
い。

【０１３４】（実施形態２）図３は、本発明の実施形態
２に係るスリープ時の情報保持機能を有する順序回路と
してのラッチ回路を示す構成図である。

【０１３５】図３に示す本発明の実施形態２におけるラ
ッチ回路は、３個の伝送ゲートＴＭ１，ＴＭ２及びＴＭ
３と、３個のインバータ回路ＩＮＶ１，ＩＮＶ２及びＩ
ＮＶ３から構成されており、データ信号Ｄが伝送ゲート
ＴＭ３に供給され、且つラッチ回路から信号ＱＢが出力
する点、及び図１のラッチ回路１０Ａを構成する伝送ゲ
ートＴＭ３Ａに対応する伝送ゲートＴＭ３をトランジス
タ素子により構成した点を除いては、伝送ゲートＴＭ１
及びＴＭ２と、３個のインバータ回路ＩＮＶ１，ＩＮＶ
２及びＩＮＶ３等の素子構成は、図１に示す本発明の実
施形態１に係るラッチ回路１０Ａのものと同一の素子構
成になっている。

【０１３６】図３に示す本発明の実施形態２における伝
送ゲートＴＭ３は、高閾値のｐチャネル型ＭＯＳＦＥＴ
からなるトランジスタＨＰ２及び高閾値のｎチャネル型
ＭＯＳＦＥＴからなるトランジスタＨＮ２によって構成
され、各トランジスタのソース電極及びドレイン電極が
互い違いに並列接続され、この双方向性を有する一方の
電極にはデータ信号Ｄが入力するようになっており、そ
の他方の電極は、伝送ゲートＴＭ１の双方向性を有する
一方の電極に接続されている。

【０１３７】伝送ゲートＴＭ３を構成する高閾値のｎチ
ャネル型ＭＯＳＦＥＴからなるトランジスタＨＮ２のゲ
ート電極には、スリープモード切替信号ＳＬの反転信号
であるスリープモード切替反転信号ＳＬＢが印加さ
れ、高閾値のｐチャネル型ＭＯＳＦＥＴからなるトラン
ジスタＨＰ２のゲート電極には、スリープモード切替信
号ＳＬが印加されるようになっている。

【０１３８】スリープモードにおいては、高電位電圧
ＶＤＤのスリープモード切替信号ＳＬ（ＳＬ＝「１」）
と低電位電圧ＧＮＤのスリープモード切替反転信号ＳＬ
Ｂ（ＳＬＢ＝「０」）が伝送ゲートＴＭ３に印加される
ことにより、伝送ゲートＴＭ３は非導通状態となり、ア
クティブモードにおいては、低電位電圧ＧＮＤのスリー
プモード切替信号ＳＬ（ＳＬ＝「０」）と高電位電圧Ｖ
ＤＤのスリープモード切替反転信号ＳＬＢ（ＳＬＢ＝
「１」）が伝送ゲートＴＭ３に印加されることにより、
伝送ゲートＴＭ３は導通状態となり、伝送ゲートＴＭ３
の開閉制御が行われる。

【０１３９】（実施形態３）図４は、本発明の実施形態
３に係るスリープ時の情報保持機能を有する順序回路と
してのラッチ回路を示す構成図である。

【０１４０】図４に示す本発明の実施形態３におけるラ
ッチ回路は、図３に示すラッチ回路の変形例であり、デ
ータ信号Ｄが供給され、且つラッチ回路の出力が信号Ｑ
Ｂである点、及び図１のラッチ回路１０Ａを構成する伝
送ゲートＴＭ３Ａに対応する伝送ゲートＴＭ３をトラン
ジスタ素子により構成した点を除いては、図１に示すラ
ッチ回路１０Ａと同一の素子構成になっている。

【０１４１】図４に示す本発明の実施形態３における伝
送ゲートＴＭ３は、高閾値のｎチャネル型ＭＯＳＦＥＴ
からなるトランジスタＨＮ２のみから構成され、ソース
電極またはドレイン電極の一方にデータ信号Ｄが入力す
るようになっており、その他方の電極は、後段の伝送ゲ
ートＴＭ１の双方向性を有する一方の電極に接続されて
いる。

【０１４２】また伝送ゲートＴＭ３を構成する高閾値の
ｎチャネル型ＭＯＳＦＥＴからなるトランジスタＨＮ２
のゲート電極には、スリープモード切替信号ＳＬの反転
信号であるスリープモード切替反転信号ＳＬＢが印加
されるようになっている。

【０１４３】スリープモードにおいては、低電位電圧
ＧＮＤのスリープモード切替反転信号ＳＬＢ（ＳＬＢ＝
「０」）が伝送ゲートＴＭ３に印加されることにより、
伝送ゲートＴＭ３は非導通状態となり、アクティブモー
ドにおいては、高電位電圧ＶＤＤのスリープモード切替
反転信号ＳＬＢ（ＳＬＢ＝「１」）が伝送ゲートＴＭ３
に印加されることにより、伝送ゲートＴＭ３は導通状態
となり、伝送ゲートＴＭ３の開閉制御が行われる。

【０１４４】またアクティブモードにおいては、スリ
ープモード切替反転信号ＳＬＢ（ＳＬＢ＝「１」）に印
加する信号電圧を、高電位側電圧ＶＤＤに高閾値のｎチ
ャネル型ＭＯＳＦＥＴからなるトランジスタＨＮ２の閾
値電圧分を加算した電圧に等しくすることにより、高電
位電圧ＶＤＤのデータ信号Ｄ（Ｄ＝「１」）が伝送ゲー
トＴＭ３を介して後段の伝送ゲートＴＭ１に伝送された
場合にも、同一の信号電圧、すなわち高電位電圧ＶＤＤ
の電圧を伝送することが可能となる。

【０１４５】なお、図４に示す本発明の実施形態３にお
ける伝送ゲートＴＭ３（スイッチング素子）は、スリー
プモード切替反転信号により制御される高閾値のｎチャ
ネル型ＭＯＳＦＥＴから構成され、スリープモード切替
反転信号に印加して伝送ゲートＴＭ３を導通させる信号
電圧を、高電位側電圧に高閾値のｎチャネル型ＭＯＳＦ
ＥＴの閾値電圧分を加算した電圧に等しく設定するよう
にしたが、これに限定されるものではなく、伝送ゲート
ＴＭ３（スイッチング素子）は、スリープモード切替信
号により制御される高閾値のｐチャネル型ＭＯＳＦＥＴ
から構成され、スリープモード切替反転信号に印加して
伝送ゲートＴＭ３を導通させる信号電圧を、高電位側電
圧に高閾値のｐチャネル型ＭＯＳＦＥＴの閾値電圧分を
加算した電圧に等しく設定してよいものである。

【０１４６】（実施形態４）図５及び図６は、本発明の
実施形態４に係るスリープ時の情報保持機能を有する順
序回路としてのラッチ回路を示す構成図である。

【０１４７】図５に示すラッチ回路は、４個の伝送ゲー
トＴＭ１，ＴＭ２，ＴＭ３及びＴＭ４と、３個のインバ
ータ回路ＩＮＶ１，ＩＮＶ２及びＩＮＶ３から構成され
ており、図６に示すラッチ回路は、４個の伝送ゲートＴ
Ｍ１，ＴＭ２，ＴＭ３及びＴＭ５と、３個のインバータ
回路ＩＮＶ１，ＩＮＶ２及びＩＮＶ３から構成されてい
る。

【０１４８】図５及び図６に示すラッチ回路は、データ
信号Ｄが伝送ゲートＴＭ３に供給され、且つラッチ回路
の出力が信号ＱＢである点、及び図１のラッチ回路１０
Ａを構成するインバータ回路ＩＮＶ１Ａに対応するイン
バータ回路ＩＮＶ１は、高電位側擬似電源ＶＤＤＶ及び
低電位側擬似電源ＧＮＤＶから電源供給を受けている
点、及びインバータ回路ＩＮＶ１とＩＮＶ３との出力間
に高閾値のトランジスタからなる伝送ゲートＴＭ４或い
はＴＭ５を接続した点を除いては、図１に示すラッチ回
路１０Ａと同一の素子構成になっている。

【０１４９】図５及び図６に示すインバータ回路ＩＮＶ
１に供給される高電位側擬似電源ＶＤＤＶ及び低電位側
擬似電源ＧＮＤＶによる電圧は、図１に示す高電位側擬
似電源ＶＤＤＶ及び低電位側擬似電源ＧＮＤＶと同一の
回路構成から発生される。

【０１５０】すなわち、図１に示すものと同様に低閾値
トランジスタで構成されたＣＭＯＳ回路群（インバータ
回路ＩＮＶ１Ｉ及びＩＮＶ２Ｉ）を制御する高閾値のｐ
チャネル型ＭＯＳＦＥＴからなる制御トランジスタ（Ｈ
Ｐ１Ｉ）は、ソース電極に高電位側実電源（ＶＤＤ）が
供給され、ドレイン電極を介して高電位側擬似電源（Ｖ
ＤＤＶ）が供給され、さらにゲート電極に印加するスリ
ープモード切替信号（ＳＬ）に応答して高電位側の実電
源線と擬似電源線との電気的な接続を導通または遮断す
るようになっている。

【０１５１】また高閾値のｎチャネル型ＭＯＳＦＥＴか
らなる制御トランジスタ（ＨＮ１Ｉ）は、ソース電極に
低電位側実電源（ＧＮＤ）が供給され、ドレイン電極を
介して低電位側擬似電源（ＧＮＤＶ）が供給され、さら
にゲート電極に印加するスリープモード切替反転信号
（ＳＬＢ）に応答して低電位側の実電源線と擬似電源線
との電気的な接続を導通または遮断するようになってい
る。

【０１５２】図５及び図６に示すインバータ回路ＩＮＶ
１に対する高電位側及び低電位側の電源供給が共に擬似
電源から供給されているが、少なくとも一方が擬似電源
によって供給を受ける構成であれば、スリープモードに
おいてサブスレッショルド漏洩の多い低閾値のトランジ
スタからなるインバータ回路ＩＮＶ１に起因するサブス
レッショルド漏洩による消費電力の増大は生じない。

【０１５３】図５及び図６に示す伝送ゲートＴＭ４及び
ＴＭ５の開閉を制御する信号は、スリープモード切替信
号ＳＬ及びスリープモード切替信号ＳＬの反転信号であ
るスリープモード切替反転信号ＳＬＢとに同期させる。

【０１５４】すなわち、スリープモードにおいては、高
電位のスリープモード切替信号ＳＬ（ＳＬ＝「１」）と
低電位のスリープモード切替反転信号ＳＬＢ（ＳＬＢ＝
「０」）が伝送ゲートＴＭ４及びＴＭ５に印加されるこ
とにより、伝送ゲートＴＭ４及びＴＭ５は非導通状態と
なり、アクティブモードにおいては、低電位のスリープ
モード切替信号ＳＬ（ＳＬ＝「０」）と高電位のスリー
プモード切替反転信号ＳＬＢ（ＳＬＢ＝「１」）が伝送
ゲートＴＭ４及びＴＭ５に印加されることにより、伝送
ゲートＴＭ４及びＴＭ５は導通状態となる。

【０１５５】スリープモード（ＳＬ＝「１」、ＳＬＢ＝
「０」）において非導通状態の伝送ゲートＴＭ４及びＴ
Ｍ５は、サブスレッショルド漏洩に起因する直流電流を
阻止する役目を果たす。

【０１５６】伝送ゲートＴＭ４及びＴＭ５が存在しない
場合には、インバータ回路ＩＮＶ３が漏洩電流の供給源
または需要源となり、低閾値のトランジスタからなるた
めにサブスレッショルド漏洩の多いインバータ回路ＩＮ
Ｖ１を通過し、スリープモードにおいて浮遊状態となる
高電位側及び低電位側の両擬似電源線を経由して、半導
体集積論理回路内の他のラッチ回路を構成するインバー
タ回路ＩＮＶ１を通過し、さらにインバータ回路ＩＮＶ
３を漏洩電流の供給源または需要源とするような、サブ
スレッショルド漏洩に起因して高電位側実電源と低電位
側実電源との間に直流電流が流れる漏洩経路が形成され
ることとなる。

【０１５７】そこで、図５及び図６に示す本発明の実施
形態４では、スリープモード（ＳＬ＝「１」、ＳＬＢ＝
「０」）における伝送ゲートＴＭ４及びＴＭ５を非導通
状態とし、伝送ゲートＴＭ４及びＴＭ５によりサブスレ
ッショルド漏洩に起因する直流電流を阻止する。

【０１５８】（実施形態５）図７は、本発明の実施形態
５に係るスリープ時の情報保持機能を有する順序回路と
してのラッチ回路を示す構成図である。

【０１５９】図７に示す本発明の実施形態５に係るスリ
ープ時の情報保持機能を有する順序回路としてのラッチ
回路は、データ信号Ｄが供給され、且つラッチ回路の出
力が信号ＱＢである点、及び図１のラッチ回路１０Ａを
構成するインバータ回路ＩＮＶ３Ａに代えて、インバー
タ回路ＩＮＶ４及びインバータ回路ＩＮＶ２で双安定素
子を構成してスリープモードにおけるデータ保持を行う
点を除いては、図１に示すラッチ回路１０Ａと同一の素
子構成になっている。

【０１６０】図７に示す低閾値のｐチャネル型ＭＯＳＦ
ＥＴからなる制御トランジスタＬＰ１は、ソース電極に
高電位側実電源ＶＤＤが供給され、ゲート電極に印加す
るデータ保持モード切替信号ＫＰの反転信号であるデー
タ保持モード切替反転信号ＫＰＢに応答してドレイン電
極との電気的な接続を導通または遮断するようになって
いる。

【０１６１】また低閾値のｎチャネル型ＭＯＳＦＥＴか
らなる制御トランジスタＬＮ１は、ソース電極に低電位
側実電源ＧＮＤが供給され、ゲート電極に印加するデー
タ保持モード切替信号ＫＰに応答してドレイン電極との
電気的な接続を導通または遮断するようになっている。

【０１６２】またインバータ回路ＩＮＶ４を構成する高
閾値のｐチャネル型ＭＯＳＦＥＴのソース電極は、制御
トランジスタＬＰ１のドレイン電極に接続され、インバ
ータ回路ＩＮＶ４を構成する低閾値のｎチャネル型ＭＯ
ＳＦＥＴのソース電極は、制御トランジスタＬＮ１のド
レイン電極に接続されている。

【０１６３】図７に示す本発明の実施形態５に係るラッ
チ回路の動作を図２に基づいて説明する。基本原理的な
動作については、図１に示すラッチ回路１０Ａと同一の
機能動作が行われるため、ここでは、特にデータ保持モ
ード切替信号ＫＰとデータ保持モード切替反転信号ＫＰ
Ｂに関連する機能動作のみの動作を説明する。

【０１６４】まず、低電位のスリープモード切替信号Ｓ
Ｌ（ＳＬ＝「０」）と高電位のスリープモード切替反転
信号ＳＬＢ（ＳＬＢ＝「１」）が印加されたアクティブ
モード状態について説明する。

【０１６５】データ信号Ｄは、アクティブモード状態で
導通状態の伝送ゲートＴＭ３を通過し、伝送ゲートＴＭ
１に供給されるクロック信号φ及び反転クロック信号＊
φのタイミングで取り込まれ、インバータ回路ＩＮＶ１
に送出される。

【０１６６】アクティブ状態のインバータ回路ＩＮＶ１
は、伝送ゲートＴＭ１からのデータ信号を取り込み、こ
の信号を、インバータ回路ＩＮＶ２の入力側及びインバ
ータ回路ＩＮＶ４の出力側にそれぞれ送出する。

【０１６７】ここで、アクティブモードにおいて、低電
位のデータ保持モード切替信号ＫＰ（ＫＰ＝「０」）と
高電位のデータ保持モード切替反転信号ＫＰＢ（ＫＰＢ
＝「１」）がインバータ回路ＩＮＶ４に印加されている
ときは、インバータ回路ＩＮＶ４は非アクティブ状態で
あり、そのため、非アクティブ状態のインバータ回路Ｉ
ＮＶ４の存在によって、インバータ回路ＩＮＶ１が送出
するデータ信号との干渉及び競合を回避することができ
る。

【０１６８】次に、アクティブモード（ＳＬ＝「０」、
ＳＬＢ＝「１」）からスリープモード（ＳＬ＝「１」、
ＳＬＢ＝「０」）に移行する直前から、スリープモード
の最中を経て、スリープモードからアクティブモードに
移行した直後までの期間の動作について説明する。

【０１６９】上記の期間中において、高電位のデータ保
持モード切替信号ＫＰ（ＫＰ＝「１」）と低電位のデー
タ保持モード切替反転信号ＫＰＢ（ＫＰＢ＝「０」）を
印加した状態に固定することにより、インバータ回路Ｉ
ＮＶ４はアクティブ状態となり、インバータ回路ＩＮＶ
２と共に構成される双安定回路においてデータを保持で
きるためにラッチ回路の内部状態が破壊されることはな
い。

【０１７０】（実施形態６）図８及び図９は、本発明の
実施形態６に係るスリープ時の情報保持機能を有する順
序回路としてのラッチ回路を示す構成図である。

【０１７１】図８及び図９に示す本発明の実施形態６に
係るスリープ時の情報保持機能を有する順序回路として
のラッチ回路は、図５及び図６に示すラッチ回路を構成
するインバータ回路ＩＮＶ３に代えて、図７に示すよう
にインバータ回路ＩＮＶ４及びインバータ回路ＩＮＶ２
で双安定素子を構成してスリープモードにおけるデータ
保持を行うようにしたものである。

【０１７２】（実施形態７）図１０は、本発明の実施形
態７に係るスリープ時の情報保持機能を有する順序回路
としてのラッチ回路を示す構成図である。

【０１７３】図１０に示す本発明の実施形態７に係るス
リープ時の情報保持機能を有する順序回路としてのラッ
チ回路は、図７に示す実施形態の変形例であって、図７
に示すラッチ回路を構成するインバータ回路ＩＮＶ４に
対して直接に高電位側実電源ＶＤＤ及び低電位側実電源
ＧＮＤから電源供給を供給する点、及びインバータ回路
ＩＮＶ４の出力側直後に高閾値のトランジスタからなる
伝送ゲートＴＭ６を挿入した点を除いては、図７に示す
ラッチ回路と同一の素子構成になっている。

【０１７４】図１０において、伝送ゲートＴＭ６の開閉
を制御する信号は、データ保持モード切替信号ＫＰ及び
データ保持モード切替信号ＫＰの反転信号であるデータ
保持モード切替反転信号ＫＰＢとに同期させる。

【０１７５】すなわち、高電位のデータ保持モード切替
信号ＫＰ（ＫＰ＝「１」）と低電位のデータ保持モード
切替反転信号ＫＰＢ（ＫＰＢ＝「０」）が伝送ゲートＴ
Ｍ６に印加されることにより、伝送ゲートＴＭ６は導通
状態となり、低電位のデータ保持モード切替信号ＫＰ
（ＫＰ＝「０」）と高電位のデータ保持モード切替反転
信号ＫＰＢ（ＫＰＢ＝「１」）が伝送ゲートＴＭ６に印
加されることにより、伝送ゲートＴＭ６は非導通状態と
なる。

【０１７６】図１０に示す本発明の実施形態７に係るラ
ッチ回路の動作を図２に基づいて説明する。基本原理的
な動作については、図７に示すラッチ回路と同一の機能
動作が行われるため、ここでは、特にデータ保持モード
切替信号ＫＰとデータ保持モード切替反転信号ＫＰＢに
関連する機能動作のみの動作を説明する。

【０１７７】まず、低電位のスリープモード切替信号Ｓ
Ｌ（ＳＬ＝「０」）と高電位のスリープモード切替反転
信号ＳＬＢ（ＳＬＢ＝「１」）が印加されたアクティブ
モード状態について説明する。

【０１７８】データ信号Ｄは、アクティブモード状態で
導通状態にある伝送ゲートＴＭ３を通過し、伝送ゲート
ＴＭ１に供給されるクロック信号φ及び反転クロック信
号＊φのタイミングで取り込まれてインバータ回路ＩＮ
Ｖ１に送出される。

【０１７９】アクティブ状態のインバータ回路ＩＮＶ１
は、伝送ゲートＴＭ１からのデータ信号を取り込み、こ
れを、インバータ回路ＩＮＶ２の入力側と伝送ゲートＴ
Ｍ６の双方向性を有する電極の一方に送出する。

【０１８０】ここで、アクティブモードにおいて、低電
位のデータ保持モード切替信号ＫＰ（ＫＰ＝「０」）と
高電位のデータ保持モード切替反転信号ＫＰＢ（ＫＰＢ
＝「１」）が伝送ゲートＴＭ６に印加されているときに
は、伝送ゲートＴＭ６は非導通状態であるために、伝送
ゲートＴＭ６の存在によってインバータ回路ＩＮＶ１が
送出するデータ信号とインバータ回路ＩＮＶ４との干渉
及び競合を回避することができる。

【０１８１】次に、アクティブモード（ＳＬ＝「０」、
ＳＬＢ＝「１」）からスリープモード（ＳＬ＝「１」、
ＳＬＢ＝「０」）に移行する直前から、スリープモード
の最中を経て、スリープモードからアクティブモード
に移行した直後までの期間における動作について説明す
る。

【０１８２】上記の期間中において、高電位のデータ保
持モード切替信号ＫＰ（ＫＰ＝「１」）と低電位のデー
タ保持モード切替反転信号ＫＰＢ（ＫＰＢ＝「０」）を
伝送ゲートＴＭ６に印加することにより、伝送ゲートＴ
Ｍ６は導通状態となり、インバータ回路ＩＮＶ２と共に
構成される双安定回路においてデータを保持できるため
に、ラッチ回路の内部状態が破壊されることはない。

【０１８３】（実施形態８）図１１及び図１２は、本発
明の実施形態８に係るスリープ時の情報保持機能を有す
る順序回路としてのラッチ回路を示す構成図である。

【０１８４】図１１及び図１２に示す本発明の実施形態
８に係るスリープ時の情報保持機能を有する順序回路と
してのラッチ回路は、図５及び図６に示す実施形態の変
形例であって、図５及び図６に示すラッチ回路を構成す
る高閾値のトランジスタからなる伝送ゲートＴＭ２をイ
ンバータ回路ＩＮＶ１の入力側とインバータ回路ＩＮＶ
２の出力側との間に接続し、高閾値のトランジスタから
なる伝送ゲートＴＭ６をインバータ回路ＩＮＶ２の入力
側とインバータ回路ＩＮＶ４の出力側との間に接続した
ものである。

【０１８５】図１１及び図１２において、伝送ゲートＴ
Ｍ６の開閉を制御する信号は、データ保持モード切替信
号ＫＰ及びデータ保持モード切替信号ＫＰの反転信号で
あるデータ保持モード切替反転信号ＫＰＢとに同期させ
る。

【０１８６】すなわち、高電位のデータ保持モード切替
信号ＫＰ（ＫＰ＝「１」）と低電位のデータ保持モード
切替反転信号ＫＰＢ（ＫＰＢ＝「０」）が伝送ゲートＴ
Ｍ６に印加されることにより、伝送ゲートＴＭ６は導通
状態となり、低電位のデータ保持モード切替信号ＫＰ
（ＫＰ＝「０」）と高電位のデータ保持モード切替反転
信号ＫＰＢ（ＫＰＢ＝「１」）が伝送ゲートＴＭ６に印
加されることにより、伝送ゲートＴＭ６は非導通状態と
なる。

【０１８７】（実施形態９）図１３は、本発明の実施形
態９に係るスリープ時の情報保持機能を有する順序回路
としてのラッチ回路を示す構成図である。

【０１８８】図１３において、高閾値のｐチャネル型Ｍ
ＯＳＦＥＴからなる制御トランジスタＨＰ１Ｉは、ソー
ス電極に高電位側実電源ＶＤＤが供給され、ドレイン電
極を介して高電位側擬似電源ＶＤＤＶが供給され、さら
にゲート電極に印加するスリープモード切替信号ＳＬに
応答して高電位側の実電源線と擬似電源線との電気的な
接続を導通または遮断するようになっている。

【０１８９】また高閾値のｎチャネル型ＭＯＳＦＥＴか
らなる制御トランジスタＨＮ１Ｉは、ソース電極に低電
位側実電源ＧＮＤが供給され、ドレイン電極を介して低
電位側擬似電源ＧＮＤＶが供給され、さらにゲート電極
に印加するスリープモード切替反転信号ＳＬＢに応答し
て低電位側の実電源線と擬似電源線との電気的な接続を
導通または遮断するようになっている。ここで、スリー
プモード切替反転信号ＳＬＢはスリープモード切替信
号ＳＬを反転させた信号であり、図示しないスリープモ
ード制御回路から送出される。

【０１９０】低閾値トランジスタで構成されたＣＭＯＳ
回路群は、ラッチ回路１０Ａ及び１０Ｂに各々供給する
データ信号Ｄ１Ｂ及びＤ２Ｂのバッファリングを行うた
めのインバータ回路ＩＮＶ１Ｉ及びＩＮＶ２Ｉから構成
されている。

【０１９１】インバータ回路ＩＮＶ１Ｉは、低閾値のｐ
チャネル型ＭＯＳＦＥＴからなるトランジスタ及び低閾
値のｎチャネル型ＭＯＳＦＥＴからなるトランジスタに
よって構成され、各ゲート電極が共通接続されてデータ
信号Ｄ１Ｂが入力し、各ドレイン電極が共通接続されて
出力端子として構成されている。

【０１９２】インバータ回路ＩＮＶ２Ｉは、低閾値のｐ
チャネル型ＭＯＳＦＥＴからなるトランジスタ及び低閾
値のｎチャネル型ＭＯＳＦＥＴからなるトランジスタに
よって構成され、各ゲート電極が共通接続されてデータ
信号Ｄ２Ｂが入力し、各ドレイン電極が共通接続されて
出力端子として構成されている。

【０１９３】またインバータ回路ＩＮＶ１Ｉを構成する
低閾値のｐチャネル型ＭＯＳＦＥＴのソース電極は、制
御トランジスタＨＰ１Ｉのドレイン電極を介して供給さ
れる高電位側擬似電源ＶＤＤＶを配給する高電位側擬似
電源線に接続されている。

【０１９４】インバータ回路ＩＮＶ１Ｉを構成する低閾
値のｎチャネル型ＭＯＳＦＥＴのソース電極は、制御ト
ランジスタＨＮ１Ｉのドレイン電極を介して供給される
低電位側擬似電源ＧＮＤＶを配給する低電位側擬似電源
線に接続されている。

【０１９５】図１３に示す本発明の実施形態９に係るス
リープ時の情報保持機能を有する順序回路としてのラッ
チ回路１０Ａ及び１０Ｂの構成について説明する。

【０１９６】高閾値トランジスタをも含めて構成された
ＣＭＯＳラッチ回路群は、２個のラッチ回路１０Ａ及び
１０Ｂから構成されている。

【０１９７】ラッチ回路１０Ａは、３個の伝送ゲートＴ
Ｍ１Ａ，ＴＭ２Ａ及びＴＭ７Ａと、３個のインバータ回
路ＩＮＶ１Ａ，ＩＮＶ２Ａ及びＩＮＶ３Ａから構成され
ている。

【０１９８】伝送ゲートＴＭ１Ａは、低閾値のｐチャネ
ル型ＭＯＳＦＥＴからなるトランジスタ及び低閾値のｎ
チャネル型ＭＯＳＦＥＴからなるトランジスタによって
構成され、各トランジスタのソース電極及びドレイン電
極を互い違いに並列接続され、この双方向性を有する一
方の電極は、インバータ回路ＩＮＶ１Ｉの出力側に接続
され、その他方の電極は、インバータ回路ＩＮＶ１Ａの
入力側にそれぞれ接続されている。

【０１９９】さらに伝送ゲートＴＭ１Ａを構成する低閾
値のｎチャネル型ＭＯＳＦＥＴからなるトランジスタの
ゲート電極には、クロック信号φが印加され、低閾値の
ｐチャネル型ＭＯＳＦＥＴからなるトランジスタのゲー
ト電極には、クロック信号φの反転信号である反転クロ
ック信号＊φが印加されるようになっている。

【０２００】また伝送ゲートＴＭ７Ａは、高閾値のＭＯ
ＳＦＥＴからなるトランジスタによって構成され、その
双方向性を有する一方の電極は、インバータ回路ＩＮＶ
１Ａの入力側に接続され、その双方向性を有する他方の
電極は、伝送ゲートＴＭ２Ａの双方向性を有する一方の
電極に接続されている。

【０２０１】また伝送ゲートＴＭ７Ａの開閉を制御する
信号は、スリープモード切替信号ＳＬ及びスリープモー
ド切替信号ＳＬの反転信号であるスリープモード切替反
転信号ＳＬＢとに同期させる。

【０２０２】すなわち、スリープモードにおいては、高
電位のスリープモード切替信号ＳＬ（ＳＬ＝「１」）と
低電位のスリープモード切替反転信号ＳＬＢ（ＳＬＢ＝
「０」）が伝送ゲートＴＭ７Ａに印加されることによ
り、伝送ゲートＴＭ７Ａは非導通状態となり、アクティ
ブモードにおいては、低電位のスリープモード切替信号
ＳＬ（ＳＬ＝「０」）と高電位のスリープモード切替反
転信号ＳＬＢ（ＳＬＢ＝「１」）が伝送ゲートＴＭ７Ａ
に印加されることにより、伝送ゲートＴＭ７Ａは導通状
態となる。

【０２０３】伝送ゲートＴＭ２Ａは、伝送ゲートＴＭ１
Ａと同一の構成であり、その双方向性を有する電極の一
方は、インバータ回路ＩＮＶ３Ａの入力側に接続され、
その他方の電極は、インバータ回路ＩＮＶ２Ａの出力側
に接続されている。なお、伝送ゲートＴＭ２Ａを構成す
るトランジスタは、低閾値のＭＯＳＦＥＴ、或いは高閾
値のＭＯＳＦＥＴのどちらの導電型のトランジスタでも
良い。

【０２０４】インバータ回路ＩＮＶ１Ａ，ＩＮＶ２Ａ及
びＩＮＶ３Ａは、インバータ回路ＩＮＶ１Ｉ及びＩＮＶ
２Ｉと同一の構成であり、インバータ回路ＩＮＶ１Ａを
構成する各トランジスタは低閾値のＭＯＳＦＥＴによっ
て構成されているが、他方のインバータ回路ＩＮＶ２Ａ
及びＩＮＶ３Ａを構成する各トランジスタは高閾値ＭＯ
ＳＦＥＴのトランジスタによって構成されている。

【０２０５】高閾値のｐチャネル型ＭＯＳＦＥＴからな
る制御トランジスタＨＰ１Ａは、ソース電極に高電位側
実電源ＶＤＤが供給され、ゲート電極に印加するスリー
プモード切替信号ＳＬに応答してドレイン電極との電気
的な接続を導通または遮断するようになっている。

【０２０６】高閾値のｎチャネル型ＭＯＳＦＥＴからな
る制御トランジスタＨＮ１Ａは、ソース電極に低電位側
実電源ＧＮＤが供給され、ゲート電極に印加するスリー
プモード切替反転信号ＳＬＢに応答してドレイン電極と
の電気的な接続を導通または遮断するようになってい
る。

【０２０７】インバータ回路ＩＮＶ１Ａを構成する低閾
値のｐチャネル型ＭＯＳＦＥＴのソース電極は、制御ト
ランジスタＨＰ１Ａのドレイン電極に接続され、インバ
ータ回路ＩＮＶ１Ａを構成する低閾値のｎチャネル型Ｍ
ＯＳＦＥＴのソース電極は、制御トランジスタＨＮ１Ａ
のドレイン電極に接続されている。

【０２０８】ここで、インバータ回路ＩＮＶ３Ａは、高
閾値のｐチャネル型ＭＯＳＦＥＴからなる制御トランジ
スタＨＰ１Ａ及び高閾値のｎチャネル型ＭＯＳＦＥＴか
らなる制御トランジスタＨＮ１Ａのような制御トランジ
スタを介することなく、直接に高電位側実電源ＶＤＤ及
び低電位側実電源ＧＮＤからの電源供給を受けている点
が、インバータ回路ＩＮＶ１Ａと相違している。

【０２０９】インバータ回路ＩＮＶ１Ａとインバータ回
路ＩＮＶ３Ａの各出力側は、共通接続されラッチ回路１
０Ａの出力端となり、後段に対してラッチ出力信号Ｑ１
Ｂを送出するようになっている。

【０２１０】ラッチ回路１０Ａにおいてインバータ回路
ＩＮＶ１Ａ及びＩＮＶ３Ａの共通接続された出力側は、
インバータ回路ＩＮＶ２Ａの入力側に接続されている。
ここで、インバータ回路ＩＮＶ２Ａは、インバータ回路
ＩＮＶ３Ａと同様に、２個の高閾値のＭＯＳＦＥＴから
なるトランジスタで構成され、かつ直接に高電位側実電
源ＶＤＤ及び低電位側実電源ＧＮＤからの電源供給を受
けている。

【０２１１】ラッチ回路１０Ｂは、データ信号Ｄ２Ｂが
インバータ回路ＩＮＶ２Ｉを介して反転されたデータ信
号を供給され、かつラッチ回路の出力が信号Ｑ２Ｂであ
る点を除いては、ラッチ回路１０Ａと同一の構成になっ
ている。

【０２１２】図１３に示す本発明の実施形態９に係るス
リープ時の情報保持機能を有する順序回路としてのラッ
チ回路１０Ａの動作を図２に基づいて説明する。

【０２１３】まず、低電位のスリープモード切替信号Ｓ
Ｌ（ＳＬ＝「０」）と高電位のスリープモード切替反転
信号ＳＬＢ（ＳＬＢ＝「１」）が印加されたアクティブ
モード状態について説明する。

【０２１４】制御トランジスタＨＰ１Ａ及びＨＮ１Ａは
導通状態となり、インバータ回路ＩＮＶ１Ａに対して高
電位側電源と低電位側電源からの電圧供給が行なわれ、
インバータ回路ＩＮＶ１Ａは、アクティブ状態となる。
また伝送ゲートＴＭ７Ａは導通状態となり、伝送ゲート
ＴＭ１Ａから伝送されたデータ信号をインバータ回路Ｉ
ＮＶ３Ａに対して送出可能な状態となっている。

【０２１５】前記アクティブモード状態において、デー
タ信号Ｄ１Ｂがインバータ回路ＩＮＶ１Ｉを介して反転
されてラッチ回路１０Ａに供給されたデータ信号は、伝
送ゲートＴＭ１Ａに供給されるクロック信号φ及び反転
クロック信号＊φのタイミングで取り込まれ、インバー
タ回路ＩＮＶ１Ａと伝送ゲートＴＭ７Ａを介してインバ
ータ回路ＩＮＶ３Ａに送出される。

【０２１６】スリープモード切替信号ＳＬとスリープモ
ード切替反転信号ＳＬＢに基づいてインバータ回路ＩＮ
Ｖ１Ａはアクティブ状態であり、伝送ゲートＴＭ１Ａか
らのデータ信号を取り込むことが可能となっている。

【０２１７】インバータ回路ＩＮＶ１ＡとＩＮＶ３Ａの
出力は、ラッチ回路の出力信号Ｑ１Ｂとして後段に送出
されると共にインバータ回路ＩＮＶ２Ａにも送出され、
さらにインバータ回路ＩＮＶ２Ａの出力は、伝送ゲート
ＴＭ２Ａに送出される。

【０２１８】伝送ゲートＴＭ２Ａは、クロック信号φ及
び反転クロック信号＊φのタイミングにより、インバー
タ回路ＩＮＶ２Ａの出力信号をインバータ回路ＩＮＶ３
Ａ及び伝送ゲートＴＭ７Ａを介してインバータ回路ＩＮ
Ｖ１Ａの入力側に帰還させ、取り込まれたデータ信号を
ラッチする機能動作が行われる。

【０２１９】次に高電位のスリープモード切替信号ＳＬ
（ＳＬ＝「１」）と低電位のスリープモード切替反転信
号ＳＬＢ（ＳＬＢ＝「０」）が印加されたスリープモー
ド状態について説明する。

【０２２０】スリープモード状態では、制御トランジス
タＨＰ１Ａ及びＨＮ１Ａは非導通状態となり、インバー
タ回路ＩＮＶ１Ａに対して高電位側電源と低電位側電源
からの電圧供給が停止し、インバータ回路ＩＮＶ１Ａは
非アクティブ状態となる。

【０２２１】また伝送ゲートＴＭ７Ａは非導通状態とな
り、前段の回路から伝送ゲートＴＭ１Ａを介して伝送さ
れるデータ信号を遮断することが可能な状態となる。

【０２２２】ここで、予め低電位のクロック信号φ（φ
＝「０」）及び高電位の反転クロック信号＊φ（＊φ＝
「１」）を印加した状態に固定し、スリープモード（Ｓ
Ｌ＝「１」、ＳＬＢ＝「０」）に移行すれば、インバー
タ回路ＩＮＶ３Ａ及びインバータ回路ＩＮＶ２Ａと、導
通状態の伝送ゲートＴＭ２Ａを介して構成される双安定
回路においてデータを保持しているためにラッチ回路の
内部状態が破壊されることはない。

【０２２３】図１３に示す本発明の実施形態９に係る効
果について説明する。

【０２２４】図１３において、高電位のスリープモード
切替信号ＳＬ（ＳＬ＝「１」）と低電位のスリープモー
ド切替反転信号ＳＬＢ（ＳＬＢ＝「０」）が印加され
た、すなわちスリープモード状態の場合には、制御トラ
ンジスタＨＰ１Ｉ及びＨＮ１Ｉ、並びに制御トランジス
タＨＰ１Ａ及びＨＮ１Ａは遮断状態になっている。

【０２２５】したがって、スリープモード（ＳＬ＝
「１」、ＳＬＢ＝「０」）では、低閾値のトランジスタ
からなるインバータ回路ＩＮＶ１Ａは、遮断状態である
高閾値の制御トランジスタＨＰ１Ａ及びＨＮ１Ａを介し
て電源電圧が供給されているために、サブスレッショル
ド漏洩による消費電力の増大はない。

【０２２６】なお、インバータ回路ＩＮＶ２Ａ及びＩＮ
Ｖ３Ａは、電源電圧を直接に供給されているが、高閾値
のトランジスタから構成されているために静止状態にお
いて、当然ながらサブスレッショルド漏洩による消費電
力の増大もない。

【０２２７】次に、図３０に示す従来例に係るスリープ
時の情報保持機能を有する順序回路におけるサブスレッ
ショルド漏洩により消費電力が増大する問題が生じた条
件と同条件を、図１３に示す本発明の実施形態９に係る
スリープ時の情報保持機能を有する順序回路に設定した
場合、ブスレッショルド漏洩による消費電力の増大が生
じないことを証明する。

【０２２８】図１３に示す本発明の実施形態９に係るス
リープ時の情報保持機能を有する順序回路において、予
め低電位のクロック信号φ（φ＝「０」）及び高電位の
反転クロック信号＊φ（＊φ＝「１」）を印加した状態
に固定し、且つその時のラッチ回路１０Ａ及び１０Ｂの
内部のデータ保持状態が、インバータ回路ＩＮＶ２Ａの
出力が「１」状態（したがって、インバータ回路ＩＮＶ
３Ａの出力が「０」状態）にあり、インバータ回路ＩＮ
Ｖ２Ｂの出力が「０」状態（したがって、インバータ回
路ＩＮＶ３Ｂの出力が「１」状態）にあり、スリープモ
ード（ＳＬ＝「１」、ＳＬＢ＝「０」）に移行したと仮
定する。

【０２２９】図３０に示される半導体集積論理回路は上
記の状態の場合に、高電位側実電源ＶＤＤから低電位側
実電源ＧＮＤに向かって、図３０の矢印付き太幅線によ
って示される経路に沿い、サブスレッショルド漏洩に起
因する直流電流が漏れ出してしまう。

【０２３０】図１３に示す本発明の実施形態９に係る半
導体集積論理回路は上記の状態の場合に、入力が「０」
状態かつ出力が「１」状態のインバータ回路ＩＮＶ２Ａ
が漏洩電流の供給源となり得る。そして、漏洩電流は、
導通状態の伝送ゲートＴＭ２Ａを通過し得る。

【０２３１】しかしながら、図１３に示す本発明の実施
形態９では、導通状態の伝送ゲートＴＭ２Ａを通過し得
る漏洩電流は、非導通状態でかつ高閾値のトランジスタ
からなるためにサブスレッショルド漏洩がない伝送ゲー
トＴＭ７Ａにより阻止され、ラッチ回路１０Ａから他の
ＣＭＯＳ論理回路に流れ出ることはない。

【０２３２】また図１３に示す本発明の実施形態９に係
る半導体集積論理回路は上記の状態の場合に、入力が
「１」状態かつ出力が「０」状態のインバータ回路ＩＮ
Ｖ２Ｂが漏洩電流の需要源となり得る。そして、その漏
洩電流は、導通状態の伝送ゲートＴＭ２Ｂを通過し得
る。

【０２３３】しかしながら、図１３に示す本発明の実施
形態９では、導通状態の伝送ゲートＴＭ２Ｂを通過し得
る漏洩電流は、非導通状態でかつ高閾値のトランジスタ
からなるためにサブスレッショルド漏洩がない伝送ゲー
トＴＭ７Ａにより阻止され、他のＣＭＯＳ論理回路から
ラッチ回路１０Ｂに流れ込むことはない。

【０２３４】以上説明したように図１３に示す本発明の
実施形態９に係るスリープ時の情報保持機能を有する順
序回路では、半導体集積論理回路内部において２個以上
のラッチ回路１０Ａ及び１０Ｂが存在する場合に、高閾
値のｐ及びｎチャネル型ＭＯＳＦＥＴからなる制御トラ
ンジスタ、すなわち制御トランジスタＨＰ１Ｉ及びＨＮ
１Ｉを介して高及び低電位側電源が各々供給される他の
ＣＭＯＳ論理回路、すなわちインバータ回路ＩＮＶ１Ｉ
及びＩＮＶ２Ｉを介してサブスレッショルド漏洩による
消費電力の増大を生じるという問題点を解決することが
できる。

【０２３５】もちろん、図１３に示す本発明の実施形態
９に係るスリープ時の情報保持機能を有する順序回路
は、半導体集積論理回路の内部で各々が単独に存在する
限りにおいてサブスレッショルド漏洩による消費電力の
増大を生じない。

【０２３６】（実施形態１０）図１４は、本発明の実施
形態１０に係るスリープ時の情報保持機能を有する順序
回路としてのラッチ回路を示す構成図である。

【０２３７】図１４に示す本発明の実施形態１０に係る
ラッチ回路は、３個の伝送ゲートＴＭ１，ＴＭ２，ＴＭ
７と、３個のインバータ回路ＩＮＶ１，ＩＮＶ２及びＩ
ＮＶ３から構成されており、データ信号Ｄが供給され、
且つラッチ回路の出力が信号ＱＢである点、及び図１３
に示すラッチ回路１０Ａを構成する伝送ゲートＴＭ７Ａ
をトランジスタ素子により構成した点が図１３に示すラ
ッチ回路１０Ａと相違している。

【０２３８】図１４に示す本発明の実施形態１０に係る
ラッチ回路のうち、伝送ゲートＴＭ１，ＴＭ２と、３個
のインバータ回路ＩＮＶ１，ＩＮＶ２及びＩＮＶ３の構
成は、図１３に示すラッチ回路１０Ａの構成と同一の素
子構成になっている。

【０２３９】図１４に示す本発明の実施形態１０におけ
る伝送ゲートＴＭ７は、高閾値のｐチャネル型ＭＯＳＦ
ＥＴからなるトランジスタＨＰ２及び高閾値のｎチャネ
ル型ＭＯＳＦＥＴからなるトランジスタＨＮ２によって
構成され、各トランジスタのソース電極及びドレイン電
極を互い違いに並列接続され、この双方向性を有する一
方の電極は、インバータ回路ＩＮＶ１の入力側に接続さ
れ、その他方の電極は、伝送ゲートＴＭ２の双方向性を
有する一方の電極に接続されている。

【０２４０】さらに伝送ゲートＴＭ７を構成する高閾値
のｎチャネル型ＭＯＳＦＥＴからなるトランジスタＨＮ
２のゲート電極には、スリープモード切替信号ＳＬの反
転信号であるスリープモード切替反転信号ＳＬＢが印
加され、高閾値のｐチャネル型ＭＯＳＦＥＴからなるト
ランジスタＨＰ２のゲート電極には、スリープモード切
替信号ＳＬが印加されるようになっている。

【０２４１】スリープモードにおいては、高電位電圧Ｖ
ＤＤのスリープモード切替信号ＳＬ（ＳＬ＝「１」）と
低電位電圧ＧＮＤのスリープモード切替反転信号ＳＬＢ
（ＳＬＢ＝「０」）が伝送ゲートＴＭ７に印加されるこ
とにより、伝送ゲートＴＭ７は非導通状態となり、アク
ティブモードにおいては、低電位電圧ＧＮＤのスリープ
モード切替信号ＳＬ（ＳＬ＝「０」）と高電位電圧ＶＤ
Ｄのスリープモード切替反転信号ＳＬＢ（ＳＬＢ＝
「１」）が伝送ゲートＴＭ７に印加されることにより、
伝送ゲートＴＭ７は導通状態となり、伝送ゲートＴＭ７
の開閉制御が行われる。

【０２４２】（実施形態１１）図１５は、本発明の実施
形態１１に係るスリープ時の情報保持機能を有する順序
回路としてのラッチ回路を示す構成図である。

【０２４３】図１５に示す本発明の実施形態１１に係る
ラッチ回路は、３個の伝送ゲートＴＭ１，ＴＭ２，ＴＭ
７と、３個のインバータ回路ＩＮＶ１，ＩＮＶ２及びＩ
ＮＶ３から構成されており、データ信号Ｄが供給され、
且つラッチ回路の出力が信号ＱＢである点、及び図１３
に示すラッチ回路１０Ａを構成する伝送ゲートＴＭ７Ａ
をトランジスタ素子により構成した点が図１３に示すラ
ッチ回路１０Ａと相違している。

【０２４４】図１５に示す本発明の実施形態１１に係る
ラッチ回路のうち、伝送ゲートＴＭ１，ＴＭ２と、３個
のインバータ回路ＩＮＶ１，ＩＮＶ２及びＩＮＶ３の構
成は、図１３に示すラッチ回路１０Ａの構成と同一の素
子構成になっている。

【０２４５】図１５に示す本発明の実施形態１１におけ
る伝送ゲートＴＭ７は、高閾値のｎチャネル型ＭＯＳＦ
ＥＴからなるトランジスタＨＮ２のみから構成され、ソ
ース電極またはドレイン電極の一方は、インバータ回路
ＩＮＶ１の入力側に接続され、その他方の電極は、伝送
ゲートＴＭ２の双方向性を有する一方の電極に接続され
ている。

【０２４６】さらに伝送ゲートＴＭ７を構成する高閾値
のｎチャネル型ＭＯＳＦＥＴからなるトランジスタＨＮ
２のゲート電極には、スリープモード切替信号ＳＬの反
転信号であるスリープモード切替反転信号ＳＬＢが印
加されるようになっている。

【０２４７】スリープモードにおいては、低電位電圧Ｇ
ＮＤのスリープモード切替反転信号ＳＬＢ（ＳＬＢ＝
「０」）が伝送ゲートＴＭ７印加されることにより、伝
送ゲートＴＭ７は非導通状態となり、アクティブモード
においては、高電位電圧ＶＤＤのスリープモード切替反
転信号ＳＬＢ（ＳＬＢ＝「１」）が伝送ゲートＴＭ７に
印加されることにより、伝送ゲートＴＭ３は導通状態と
なり、伝送ゲートＴＭ７の開閉制御が行われる。

【０２４８】またアクティブモードにおいては、スリ
ープモード切替反転信号ＳＬＢ（ＳＬＢ＝「１」）に印
加する信号電圧を、高電位側電圧ＶＤＤに高閾値のｎチ
ャネル型ＭＯＳＦＥＴからなるトランジスタＨＮ２の閾
値電圧分を加算した電圧に等しくすることにより、高電
位電圧ＶＤＤのデータ信号Ｄ（Ｄ＝「１」）が伝送ゲー
トＴＭ７を介して次段のインバータ回路ＩＮＶ１に伝送
された場合にも、同一の信号電圧、すなわち高電位電圧
ＶＤＤの電圧を伝送することが可能となる。

【０２４９】（実施形態１２）図１６及び図１７は、本
発明の実施形態１２に係るスリープ時の情報保持機能を
有する順序回路としてのラッチ回路を示す構成図であ
る。

【０２５０】図１６及び図１７に示す本発明の実施形態
１２におけるラッチ回路は、データ信号Ｄが供給され、
且つラッチ回路の出力が信号ＱＢである点、及び図１３
に示すラッチ回路１０Ａを構成するインバータ回路ＩＮ
Ｖ１Ａと異なり、インバータ回路ＩＮＶ１に高電位側擬
似電源ＶＤＤＶ及び低電位側擬似電源ＧＮＤＶから直接
に電源供給を受けている点、及びインバータ回路ＩＮＶ
１とＩＮＶ３との出力間に高閾値のトランジスタからな
る伝送ゲートＴＭ４及びＴＭ５を接続した点を除いて
は、図３１に示すラッチ回路１０Ａと同一の素子構成に
なっている。

【０２５１】図１６及び図１７に示す本発明の実施形態
１２において、インバータ回路ＩＮＶ１に供給される高
電位側擬似電源ＶＤＤＶ及び低電位側擬似電源ＧＮＤＶ
は、図１に示された高電位側擬似電源ＶＤＤＶや低電位
側擬似電源ＧＮＤＶと同一の回路構成から発生される。

【０２５２】すなわち、図１に示すものと同様に低閾値
トランジスタで構成されたＣＭＯＳ回路群（インバータ
回路ＩＮＶ１Ｉ及びＩＮＶ２Ｉ）を制御する高閾値のｐ
チャネル型ＭＯＳＦＥＴからなる制御トランジスタ（Ｈ
Ｐ１Ｉ）は、ソース電極に高電位側実電源（ＶＤＤ）が
供給され、ドレイン電極を介して高電位側擬似電源（Ｖ
ＤＤＶ）が供給され、さらにゲート電極に印加するスリ
ープモード切替信号（ＳＬ）に応答して高電位側の実電
源線と擬似電源線との電気的な接続を導通または遮断す
るようになっている。

【０２５３】また高閾値のｎチャネル型ＭＯＳＦＥＴか
らなる制御トランジスタ（ＨＮ１Ｉ）は、ソース電極に
低電位側実電源（ＧＮＤ）が供給され、ドレイン電極を
介して低電位側擬似電源（ＧＮＤＶ）が供給され、さら
にゲート電極に印加するスリープモード切替反転信号
（ＳＬＢ）に応答して低電位側の実電源線と擬似電源線
との電気的な接続を導通または遮断するようになってい
る。

【０２５４】図１６及び図１７において、インバータ回
路ＩＮＶ１の高電位側及び低電位側の電源供給が共に擬
似電源から行なわれるが、少なくとも一方だけが擬似電
源によって供給を受ける構成であれば、スリープモード
において、サブスレッショルド漏洩の多い低閾値のトラ
ンジスタからなるインバータ回路ＩＮＶ１に起因するサ
ブスレッショルド漏洩による消費電力の増大は生じな
い。

【０２５５】また図１６及び図１７において、伝送ゲー
トＴＭ４及びＴＭ５の開閉を制御する信号は、スリープ
モード切替信号ＳＬ及びスリープモード切替信号ＳＬの
反転信号であるスリープモード切替反転信号ＳＬＢとに
同期させる。

【０２５６】すなわち、スリープモードにおいては、高
電位のスリープモード切替信号ＳＬ（ＳＬ＝「１」）と
低電位のスリープモード切替反転信号ＳＬＢ（ＳＬＢ＝
「０」）が伝送ゲートＴＭ４及びＴＭ５に印加されるこ
とにより、伝送ゲートＴＭ４及びＴＭ５は非導通状態と
なり、アクティブモードにおいては、低電位のスリープ
モード切替信号ＳＬ（ＳＬ＝「０」）と高電位のスリー
プモード切替反転信号ＳＬＢ（ＳＬＢ＝「１」）が伝送
ゲートＴＭ４及びＴＭ５に印加されることにより、伝送
ゲートＴＭ４及びＴＭ５は導通状態となる。

【０２５７】したがって、図１６及び図１７に示す本発
明の実施形態１２では、スリープモード（ＳＬ＝
「１」、ＳＬＢ＝「０」）において非導通状態の伝送ゲ
ートＴＭ４及びＴＭ５は、サブスレッショルド漏洩に起
因する直流電流を阻止する役目を果たす。

【０２５８】伝送ゲートＴＭ４及びＴＭ５がない場合に
は、インバータ回路ＩＮＶ３が漏洩電流の供給源または
需要源となり、低閾値のトランジスタからなるためにサ
ブスレッショルド漏洩の多いインバータ回路ＩＮＶ１を
通過し、スリープモードにおいて浮遊状態となる高電位
側及び低電位側の両擬似電源線を経由して、半導体集積
論理回路内の他のラッチ回路を構成するインバータ回路
ＩＮＶ１を通過し、さらにインバータ回路ＩＮＶ３を漏
洩電流の供給源または需要源とするような、サブスレッ
ショルド漏洩に起因して高電位側実電源と低電位側実電
源との間に直流電流が流れる漏洩経路が形成されてしま
う。

【０２５９】そこで図１６及び図１７に示す本発明の実
施形態１２では、スリープモード（ＳＬ＝「１」、ＳＬ
Ｂ＝「０」）において非導通状態の伝送ゲートＴＭ４及
びＴＭ５をもって、サブスレッショルド漏洩に起因する
直流電流を阻止する。

【０２６０】（実施形態１３）図１８は、本発明の実施
形態１３に係るスリープ時の情報保持機能を有する順序
回路としてのラッチ回路を示す構成図である。

【０２６１】図１８に示す本発明の実施形態１３に係る
ラッチ回路は、データ信号Ｄが供給され、且つラッチ回
路の出力が信号ＱＢである点、及び図１３に示すラッチ
回路１０Ａを構成するインバータ回路ＩＮＶ３Ａに高閾
値のトランジスタＬＰ１及びＬＮ１を介して電源を供給
している点を除いては、図１３に示すラッチ回路１０Ａ
と同一の素子構成になっている。

【０２６２】図１８において、低閾値のｐチャネル型Ｍ
ＯＳＦＥＴからなる制御トランジスタＬＰ１は、ソース
電極に高電位側実電源ＶＤＤが供給され、ゲート電極に
印加するデータ保持モード切替信号ＫＰの反転信号であ
るデータ保持モード切替反転信号ＫＰＢに応答してドレ
イン電極との電気的な接続を導通または遮断するように
なっている。

【０２６３】低閾値のｎチャネル型ＭＯＳＦＥＴからな
る制御トランジスタＬＮ１は、ソース電極に低電位側実
電源ＧＮＤが供給され、ゲート電極に印加するデータ保
持モード切替信号ＫＰに応答してドレイン電極との電気
的な接続を導通または遮断するようになっている。

【０２６４】インバータ回路ＩＮＶ３を構成する高閾値
のｐチャネル型ＭＯＳＦＥＴのソース電極は、制御トラ
ンジスタＬＰ１のドレイン電極に接続され、インバータ
回路ＩＮＶ４を構成する低閾値のｎチャネル型ＭＯＳＦ
ＥＴのソース電極は、制御トランジスタＬＮ１のドレイ
ン電極に接続されている。

【０２６５】図１８に示すラッチ回路の動作を図２に基
づいて説明する。基本原理的な動作については、図１３
に示すラッチ回路１０Ａと同一の機能動作が行われるた
め、ここでは、特にデータ保持モード切替信号ＫＰとデ
ータ保持モード切替反転信号ＫＰＢに関連する機能動作
のみについて説明する。

【０２６６】まず、低電位のスリープモード切替信号Ｓ
Ｌ（ＳＬ＝「０」）と高電位のスリープモード切替反転
信号ＳＬＢ（ＳＬＢ＝「１」）が印加されたアクティブ
モード状態の場合を説明する。

【０２６７】アクティブモード状態において、データ信
号Ｄは、伝送ゲートＴＭ１に供給されるクロック信号φ
及び反転クロック信号＊φのタイミングで取り込まれ、
インバータ回路ＩＮＶ１に送出される。アクティブ状態
のインバータ回路ＩＮＶ１は、伝送ゲートＴＭ１からの
データ信号を取り込む。

【０２６８】伝送ゲートＴＭ１からのデータ信号は、導
通状態の伝送ゲートＴＭ７を介してインバータ回路ＩＮ
Ｖ３の入力側に伝送されるが、アクティブモードにおい
て、低電位のデータ保持モード切替信号ＫＰ（ＫＰ＝
「０」）と高電位のデータ保持モード切替反転信号ＫＰ
Ｂ（ＫＰＢ＝「１」）が印加されている限りはインバー
タ回路ＩＮＶ３は非アクティブ状態であるため、インバ
ータ回路ＩＮＶ３は、データ信号を取り込んで出力側に
送出することはない。

【０２６９】すなわち、伝送ゲートＴＭ１からのデータ
信号によってインバータ回路ＩＮＶ１から出力される信
号と、伝送ゲートＴＭ１からのデータ信号が伝送ゲート
ＴＭ７を介するために遅延されて送出されてインバータ
回路ＩＮＶ３から出力される信号との間で伝送ゲートＴ
Ｍ７による信号遅延差に基づいて、インバータ回路ＩＮ
Ｖ１及びＩＮＶ３の出力信号の干渉及び競合を回避する
ことができる。

【０２７０】次に、アクティブモード（ＳＬ＝「０」、
ＳＬＢ＝「１」）からスリープモード（ＳＬ＝「１」、
ＳＬＢ＝「０」）に移行する直前から、スリープモード
の最中を経て、スリープモードからアクティブモード
に移行した直後までの期間中の場合を説明する。

【０２７１】上記の期間中において、高電位のデータ保
持モード切替信号ＫＰ（ＫＰ＝「１」）と低電位のデー
タ保持モード切替反転信号ＫＰＢ（ＫＰＢ＝「０」）を
印加した状態に固定することにより、インバータ回路Ｉ
ＮＶ３はアクティブ状態となり、インバータ回路ＩＮＶ
２と共に構成される双安定回路においてデータを保持で
きるためにラッチ回路の内部状態が破壊されることはな
い。

【０２７２】（実施形態１４）図１９及び図２０は、本
発明の実施形態１４に係るスリープ時の情報保持機能を
有する順序回路としてのラッチ回路を示す構成図であ
る。

【０２７３】図１９及び図２０に示す本発明の実施形態
１４に係るラッチ回路は、図１６及び図１７の変形例で
あり、低閾値のｐチャネル型ＭＯＳＦＥＴからなる制御
トランジスタＬＰ１及び低閾値のｎチャネル型ＭＯＳＦ
ＥＴからなる制御トランジスタＬＮ１の制御に基づい
て、図１６及び図１７に示すインバータ回路ＩＮＶ３に
対して高電圧側及び低電圧側の擬似電源から電圧供給を
行なうようにしたものである。その他の構成は、図１３
に示すものと同一の素子構成になっている。

【０２７４】（実施形態１５）図２１は、本発明の実施
形態１５に係るスリープ時の情報保持機能を有する順序
回路としてのラッチ回路を示す構成図である。

【０２７５】図２１に示す本発明の実施形態１５のラッ
チ回路は、図１８の変形例であり、図１８に示すインバ
ータ回路ＩＮＶ３に直接に高電位側実電源ＶＤＤ及び低
電位側実電源ＧＮＤから電源供給を受けている点、及び
インバータ回路ＩＮＶ３の出力側直後に高閾値のトラン
ジスタからなる伝送ゲートＴＭ８を接続した点を除いて
は、図１８に示すラッチ回路と同一の素子構成になって
いる。

【０２７６】図２１において、伝送ゲートＴＭ８の開閉
を制御する信号は、データ保持モード切替信号ＫＰ及び
データ保持モード切替信号ＫＰの反転信号であるデータ
保持モード切替反転信号ＫＰＢとに同期させる。

【０２７７】すなわち、高電位のデータ保持モード切替
信号ＫＰ（ＫＰ＝「１」）と低電位のデータ保持モード
切替反転信号ＫＰＢ（ＫＰＢ＝「０」）が伝送ゲートＴ
Ｍ８に印加されることにより、伝送ゲートＴＭ８は導通
状態となり、低電位のデータ保持モード切替信号ＫＰ
（ＫＰ＝「０」）と高電位のデータ保持モード切替反転
信号ＫＰＢ（ＫＰＢ＝「１」）が伝送ゲートＴＭ８に印
加されることにより、伝送ゲートＴＭ８は非導通状態と
なる。

【０２７８】図２１に示す本発明の実施形態１５に係る
ラッチ回路の動作を図２に基づいて説明する。基本原理
的な動作については、図１８に示すラッチ回路と同一の
機能動作が行われるため、ここでは、特にデータ保持モ
ード切替信号ＫＰとデータ保持モード切替反転信号ＫＰ
Ｂに関連する機能動作のみについて説明する。

【０２７９】まず、低電位のスリープモード切替信号Ｓ
Ｌ（ＳＬ＝「０」）と高電位のスリープモード切替反転
信号ＳＬＢ（ＳＬＢ＝「１」）が印加されたアクティブ
モード状態の場合を説明する。

【０２８０】データ信号Ｄは、伝送ゲートＴＭ１に供給
されるクロック信号φ及び反転クロック信号＊φのタイ
ミングで取り込まれ、インバータ回路ＩＮＶ１に送出さ
れる。アクティブ状態のインバータ回路ＩＮＶ１は、伝
送ゲートＴＭ１からのデータ信号を取り込む。

【０２８１】また伝送ゲートＴＭ１からのデータ信号
は、導通状態の伝送ゲートＴＭ７を介してインバータ回
路ＩＮＶ３に入力され、伝送ゲートＴＭ８の双方向性を
有する一方の電極に伝送されるが、アクティブモードに
おいて、低電位のデータ保持モード切替信号ＫＰ（ＫＰ
＝「０」）と高電位のデータ保持モード切替反転信号Ｋ
ＰＢ（ＫＰＢ＝「１」）が印加されている限りは伝送ゲ
ートＭ８は、非導通状態であるため、インバータ回路Ｉ
ＮＶ３からのデータ信号を伝送することはない。

【０２８２】すなわち、伝送ゲートＴＭ１からのデータ
信号によってインバータ回路ＩＮＶ１から出力される信
号と、伝送ゲートＴＭ１からのデータ信号が伝送ゲート
ＴＭ７を通して遅延されインバータ回路ＩＮＶ３から出
力される信号との間で伝送ゲートＴＭ７による信号遅延
差に基づいて、そのインバータ回路ＩＮＶ１とＩＮＶ３
との出力信号の干渉及び競合を回避することができる。

【０２８３】次に、アクティブモード（ＳＬ＝「０」、
ＳＬＢ＝「１」）からスリープモード（ＳＬ＝「１」、
ＳＬＢ＝「０」）に移行する直前から、スリープモード
の最中を経て、スリープモードからアクティブモードに
移行した直後までの期間の場合を説明する。

【０２８４】上記の期間中において、高電位のデータ保
持モード切替信号ＫＰ（ＫＰ＝「１」）と低電位のデー
タ保持モード切替反転信号ＫＰＢ（ＫＰＢ＝「０」）を
印加した状態に固定することにより、インバータ回路Ｉ
ＮＶ３はアクティブ状態となり、インバータ回路ＩＮＶ
２と共に構成される双安定回路においてデータを保持で
きるためにラッチ回路の内部状態が破壊されることはな
い。

【０２８５】（実施形態１６）図２２及び図２３は、本
発明の実施形態１６に係るスリープ時の情報保持機能を
有する順序回路としてのラッチ回路を示す構成図であ
る。

【０２８６】図２２及び図２３に示す本発明の実施形態
は、図１６及び図１７の変形例であり、図１６及び図１
７に示すインバータ回路ＩＮＶ３の出力側直後に高閾値
のトランジスタからなる伝送ゲートＴＭ８を接続した点
を除いては、図１６及び図１７に示すラッチ回路と同一
の素子構成になっている。

【０２８７】図２２及び図２３において、伝送ゲートＴ
Ｍ８の開閉を制御する信号は、データ保持モード切替信
号ＫＰ及びデータ保持モード切替信号ＫＰの反転信号で
あるデータ保持モード切替反転信号ＫＰＢとに同期させ
る。

【０２８８】すなわち、高電位のデータ保持モード切替
信号ＫＰ（ＫＰ＝「１」）と低電位のデータ保持モード
切替反転信号ＫＰＢ（ＫＰＢ＝「０」）が伝送ゲートＴ
Ｍ８に印加されることにより、伝送ゲートＴＭ８は導通
状態となり、低電位のデータ保持モード切替信号ＫＰ
（ＫＰ＝「０」）と高電位のデータ保持モード切替反転
信号ＫＰＢ（ＫＰＢ＝「１」）が伝送ゲートＴＭ８に印
加されることにより、伝送ゲートＴＭ８は非導通状態と
なる。

【０２８９】（実施形態１７）図２４は、本発明の実施
形態１７に係るスリープ時の情報保持機能を有する順序
回路としてのラッチ回路を示す構成図である。

【０２９０】図２４に示す本発明の実施形態１７に係る
ラッチ回路は、データ信号Ｄが供給され、且つラッチ回
路の出力が信号ＱＢである点、及び図１３に示すラッチ
回路１０Ａを構成するインバータ回路ＩＮＶ３Ａに代え
て、インバータ回路ＩＮＶ４によってインバータ回路Ｉ
ＮＶ２と共に双安定素子を構成してスリープモードにお
けるデータ保持を行う点を除いては、図１３に示すラッ
チ回路１０Ａと同一の素子構成になっている。

【０２９１】図２４に示すインバータ回路ＩＮＶ４のソ
ース及びドレイン側には、２個の制御トランジスタＬＰ
１及びＬＮ１が接続されている。

【０２９２】低閾値のｐチャネル型ＭＯＳＦＥＴからな
る制御トランジスタＬＰ１は、ソース電極に高電位側実
電源ＶＤＤが供給され、ゲート電極に印加するデータ保
持モード切替信号ＫＰの反転信号であるデータ保持モー
ド切替反転信号ＫＰＢに応答してドレイン電極との電気
的な接続を導通または遮断するようになっている。

【０２９３】低閾値のｎチャネル型ＭＯＳＦＥＴからな
る制御トランジスタＬＮ１は、ソース電極に低電位側実
電源ＧＮＤが供給され、ゲート電極に印加するデータ保
持モード切替信号ＫＰに応答してドレイン電極との電気
的な接続を導通または遮断するようになっている。

【０２９４】インバータ回路ＩＮＶ４を構成する高閾値
のｐチャネル型ＭＯＳＦＥＴのソース電極は、制御トラ
ンジスタＬＰ１のドレイン電極に接続され、インバータ
回路ＩＮＶ４を構成する低閾値のｎチャネル型ＭＯＳＦ
ＥＴのソース電極は、制御トランジスタＬＮ１のドレイ
ン電極に接続されている。

【０２９５】図２４に示す本発明の実施形態１７に係る
ラッチ回路の動作を図２に基づいて説明する。基本原理
的な動作については図１３に示すラッチ回路１０Ａと同
一の機能動作が行われるため、ここでは特にデータ保持
モード切替信号ＫＰとデータ保持モード切替反転信号Ｋ
ＰＢに関連する機能動作のみについて説明する。

【０２９６】まず、低電位のスリープモード切替信号Ｓ
Ｌ（ＳＬ＝「０」）と高電位のスリープモード切替反転
信号ＳＬＢ（ＳＬＢ＝「１」）が印加されたアクティブ
モード状態の場合を説明する。

【０２９７】アクティブモード状態では、データ信号Ｄ
は、伝送ゲートＴＭ１に供給されるクロック信号φ及び
反転クロック信号＊φのタイミングで取り込まれ、イン
バータ回路ＩＮＶ１に送出される。アクティブ状態のイ
ンバータ回路ＩＮＶ１は、伝送ゲートＴＭ１からのデー
タ信号を取り込み、インバータ回路ＩＮＶ２の入力側と
インバータ回路ＩＮＶ４の出力側にそれぞれ送出する。

【０２９８】ここで、アクティブモードにおいて低電位
のデータ保持モード切替信号ＫＰ（ＫＰ＝「０」）と高
電位のデータ保持モード切替反転信号ＫＰＢ（ＫＰＢ＝
「１」）が印加されている限りはインバータ回路ＩＮＶ
４は、非アクティブ状態であるため、インバータ回路Ｉ
ＮＶ１が送出するデータ信号との干渉及び競合を回避す
ることができる。

【０２９９】次に、アクティブモード（ＳＬ＝「０」、
ＳＬＢ＝「１」）からスリープモード（ＳＬ＝「１」、
ＳＬＢ＝「０」）に移行する直前から、スリープモード
の最中を経て、スリープモードからアクティブモードに
移行した直後までの期間中の場合を説明する。

【０３００】上記の期間中において、高電位のデータ保
持モード切替信号ＫＰ（ＫＰ＝「１」）と低電位のデー
タ保持モード切替反転信号ＫＰＢ（ＫＰＢ＝「０」）を
印加した状態に固定することにより、インバータ回路Ｉ
ＮＶ４はアクティブ状態となり、インバータ回路ＩＮＶ
２と共に構成される双安定回路においてデータを保持で
きるためにラッチ回路の内部状態が破壊されることはな
い。

【０３０１】（実施形態１８）図２５及び図２６は、本
発明の実施形態１８に係るスリープ時の情報保持機能を
有する順序回路としてのラッチ回路を示す構成図であ
る。

【０３０２】図２５及び図２６に示す本発明の実施形態
１８に係るラッチ回路は、図２４に示すラッチ回路の変
形例であり、図２４に示すインバータ回路ＩＮＶ１に直
接に高電圧源及び低電圧源から電圧供給が行なわれ、イ
ンバータ回路ＩＮＶ１の出力側直後に高閾値のトランジ
スタからなる伝送ゲートＴＭ４を接続した点を除いて
は、図２４に示すラッチ回路と同一の素子構成になって
いる。

【０３０３】（実施形態１９）図２７は、本発明の実施
形態１９に係るスリープ時の情報保持機能を有する順序
回路としてのラッチ回路を示す構成図である。

【０３０４】図２７に示す本発明の実施形態１９に係る
ラッチ回路は、図２４のラッチ回路を構成するインバー
タ回路ＩＮＶ４に直接に高電位側実電源ＶＤＤ及び低電
位側実電源ＧＮＤから電源供給を受けている点、及びイ
ンバータ回路ＩＮＶ４の出力側直後に高閾値のトランジ
スタからなる伝送ゲートＴＭ６を接続した点を除いて
は、図２４に示すラッチ回路と同一の素子構成になって
いる。

【０３０５】図において、伝送ゲートＴＭ６の開閉を制
御する信号は、データ保持モード切替信号ＫＰ及びデー
タ保持モード切替信号ＫＰの反転信号であるデータ保持
モード切替反転信号ＫＰＢとに同期させる。

【０３０６】すなわち、高電位のデータ保持モード切替
信号ＫＰ（ＫＰ＝「１」）と低電位のデータ保持モード
切替反転信号ＫＰＢ（ＫＰＢ＝「０」）が伝送ゲートＴ
Ｍ６に印加されることにより、伝送ゲートＴＭ６は導通
状態となり、低電位のデータ保持モード切替信号ＫＰ
（ＫＰ＝「０」）と高電位のデータ保持モード切替反転
信号ＫＰＢ（ＫＰＢ＝「１」）が伝送ゲートＴＭ６に印
加されることにより、伝送ゲートＴＭ６は非導通状態と
なる。

【０３０７】図２７に示す本発明の実施形態１９に係る
ラッチ回路の動作を図２に基づいて説明する。基本原理
的な動作については図２４に示されるラッチ回路と同一
の機能動作が行われるため、ここでは特にデータ保持モ
ード切替信号ＫＰとデータ保持モード切替反転信号ＫＰ
Ｂに関連する機能動作のみについて説明する。

【０３０８】まず、低電位のスリープモード切替信号Ｓ
Ｌ（ＳＬ＝「０」）と高電位のスリープモード切替反転
信号ＳＬＢ（ＳＬＢ＝「１」）が印加されたアクティブ
モード状態の場合を説明する。

【０３０９】アクティブモード状態において、データ信
号Ｄは、アクティブモード状態で導通状態の伝送ゲート
ＴＭ３を通過し、伝送ゲートＴＭ１に供給されるクロッ
ク信号φ及び反転クロック信号＊φのタイミングで取り
込まれ、インバータ回路ＩＮＶ１に送出される。

【０３１０】アクティブ状態のインバータ回路ＩＮＶ１
は、伝送ゲートＴＭ１からのデータ信号を取り込み、イ
ンバータ回路ＩＮＶ２の入力側と伝送ゲートＴＭ６の双
方向性を有する電極の一方にそれおぞれ送出する。

【０３１１】ここで、アクティブモードにおいて、低電
位のデータ保持モード切替信号ＫＰ（ＫＰ＝「０」）と
高電位のデータ保持モード切替反転信号ＫＰＢ（ＫＰＢ
＝「１」）が印加されている限りは伝送ゲートＴＭ６
は、非導通状態であるため、インバータ回路ＩＮＶ１が
送出するデータ信号とインバータ回路ＩＮＶ４が送出す
るデータ信号との干渉及び競合を回避することができ
る。

【０３１２】次に、アクティブモード（ＳＬ＝
「０」、ＳＬＢ＝「１」）からスリープモード（ＳＬ＝
「１」、ＳＬＢ＝「０」）に移行する直前から、スリー
プモードの最中を経て、スリープモードからアクティブ
モードに移行した直後までの期間中の場合を説明する。

【０３１３】上記の期間中において、高電位のデータ保
持モード切替信号ＫＰ（ＫＰ＝「１」）と低電位のデー
タ保持モード切替反転信号ＫＰＢ（ＫＰＢ＝「０」）を
印加した状態に固定することにより、伝送ゲートＴＭ６
は導通状態となり、インバータ回路ＩＮＶ２と共に構成
される双安定回路においてデータを保持できるためにラ
ッチ回路の内部状態が破壊されることはない。

【０３１４】（実施形態２０）図２８及び図２９は、本
発明の実施形態２０に係るスリープ時の情報保持機能を
有する順序回路としてのラッチ回路を示す構成図であ
る。

【０３１５】図２８及び図２９に示す本発明の実施形態
２０に係るラッチ回路は、図２７に示すものの変形であ
り、図２７に示すラッチ回路を構成するインバータ回路
ＩＮＶ１に直接に高電位側実電源ＶＤＤ及び低電位側実
電源ＧＮＤから電源供給を行なっている点、及びインバ
ータ回路ＩＮＶ１の出力側に高閾値のトランジスタから
なる伝送ゲートＴＭ４を接続し（図２８）、或いはイン
バータ回路ＩＮＶ１の出力側とインバータ回路ＩＮＶ２
の入力側との間に高閾値のトランジスタからなる伝送ゲ
ートＴＭ４を接続した点が異なり、その他の構成は図２
７に示すラッチ回路と同一の素子構成になっている。

【０３１６】

【発明の効果】以上説明したように本発明によれば、ス
リープ時に発生するサブスレショルド漏洩による電流
は、高閾値トランジスタからなるためにサブスレッショ
ルド漏洩がないスイッチング素子により阻止され、ラッ
チ回路から論理回路に流れ出ることはなく、電力の消費
を低減することができる。

【０３１７】また、半導体集積論理回路内に２個以上の
ラッチ回路が存在する場合に、論理回路を介するサブス
レッショルド漏洩電流の流れを阻止するため、スリープ
時における電力の消費を低減することができる。

【図面の簡単な説明】

【図１】本発明の実施形態１に係る順序回路を示す構成
図である。

【図２】本発明の実施形態に係る順序回路の動作を説明
するタイミング図である。

【図３】本発明の実施形態２に係る順序回路を示す構成
図である。

【図４】本発明の実施形態３に係る順序回路を示す構成
図である。

【図５】本発明の実施形態４に係る順序回路を示す構成
図である。

【図６】本発明の実施形態４に係る順序回路を示す構成
図である。

【図７】本発明の実施形態５に係る順序回路を示す構成
図である。

【図８】本発明の実施形態６に係る順序回路を示す構成
図である。

【図９】本発明の実施形態６に係る順序回路を示す構成
図である。

【図１０】本発明の実施形態７に係る順序回路を示す構
成図である。

【図１１】本発明の実施形態８に係る順序回路を示す構
成図である。

【図１２】本発明の実施形態８に係る順序回路を示す構
成図である。

【図１３】本発明の実施形態９に係る順序回路を示す構
成図である。

【図１４】本発明の実施形態１０に係る順序回路を示す
構成図である。

【図１５】本発明の実施形態１１に係る順序回路を示す
構成図である。

【図１６】本発明の実施形態１２に係る順序回路を示す
構成図である。

【図１７】本発明の実施形態１２に係る順序回路を示す
構成図である。

【図１８】本発明の実施形態１３係る順序回路を示す構
成図である。

【図１９】本発明の実施形態１４に係る順序回路を示す
構成図である。

【図２０】本発明の実施形態１４に係る順序回路を示す
構成図である。

【図２１】本発明の実施形態１５に係る順序回路を示す
構成図である。

【図２２】本発明の実施形態１６に係る順序回路を示す
構成図である。

【図２３】本発明の実施形態１６に係る順序回路を示す
構成図である。

【図２４】本発明の実施形態１７に係る順序回路を示す
構成図である。

【図２５】本発明の実施形態１８に係る順序回路を示す
構成図である。

【図２６】本発明の実施形態１８に係る順序回路を示す
構成図である。

【図２７】本発明の実施形態１９に係る順序回路を示す
構成図である。

【図２８】本発明の実施形態２０に係る順序回路を示す
構成図である。

【図２９】本発明の実施形態２０に係る順序回路を示す
構成図である。

【図３０】従来例に係る順序回路を示す構成図である。

【符号の説明】

ＨＰ１Ｉ，ＨＮ１Ｉ制御トランジスタＩＮＶ１Ｉ，ＩＮＶ２インバータ回路（論理回路）ＴＭ１Ａ，ＴＭ２Ａ，ＴＭ１Ｂ，ＴＭ２Ｂ伝送ゲート
（ラッチ回路）ＩＮＶ１Ａ，ＩＮＶ２Ａ，ＩＮＶ３Ａ，ＩＮＶ１Ｂ，Ｉ
ＮＶ２Ｂ，ＩＮＶ３Ｂインバータ回路（ラッチ回路）ＴＭ３Ａ伝送ゲート（スイッチング素子）１０Ａ，１０Ｂラッチ回路

Claims

【特許請求の範囲】

【請求項１】ラッチ回路を有し、論理回路部から出力
される情報データをスリープ時に保持する機能をもつ順
序回路であって、前記ラッチ回路は、データ保持部と第１のスイッチング
素子部とを含むものであり、前記データ保持部は、第１のインバータ回路部とゲート
との組み合わせからなり、クロック信号と反転クロック
信号とに同期して、前記論理回路部から出力される情報
データをラッチする機能動作を行なうものであり、前記第１のスイッチング素子部は、スリープ時に前記論
理回路部とラッチ回路との間で消費されるサブスレッシ
ョルド電流の漏洩を阻止するものであることを特徴とす
る順序回路。
【請求項２】前記ラッチ回路は、前記論理回路部から
の情報データを後段の回路に出力する第２のインバータ
回路部と、第２のスイッチング素子部とを含み、前記第２のインバータ回路部は、配線を介して供給され
る高電圧側擬似電源と低電圧側擬似電源から電圧供給さ
れるものであり、前記第２のスイッチング素子部は、前記第２のインバー
タ回路部に起因するサブスレッショルド漏洩の直流電流
を阻止するものであることを特徴とする請求項１に記載
の順序回路。
【請求項３】前記ラッチ回路は、前記論理回路部から
の情報データを後段の回路に出力する第２のインバータ
回路部を含み、前記第２のインバータ回路部は、高電圧側実電源と低電
圧側実電源から高閾値の制御トランジスタを介して電圧
供給されるものであることを特徴とする請求項１に記載
の順序回路。
【請求項４】前記データ保持部の第１のインバータ回
路部は、データ保持モード切替信号とデータ保持モード
切替反転信号とに基づいて高電圧側実電源と低電圧側実
電源から電圧供給されて動作するインバータ回路を含
み、前記第２のインバータ回路部が送出するデータ信号
との干渉及び競合を回避する機能を備えたものであるこ
とを特徴とする請求項１又は２に記載の順序回路。
【請求項５】前記データ保持部の第１のインバータ回
路部は、高電圧側実電源と低電圧側実電源から直接電圧
供給されて動作するインバータ回路を含み、該インバー
タ回路の出力側直後に第３のスイッチング素子部を有
し、前記第３のスイッチング素子部は、データ保持モード切
替信号とデータ保持モード切替反転信号とに基づいて動
作し、前記第２のインバータ回路部が送出するデータ信
号との干渉及び競合を回避するものであることを特徴と
する請求項１又は２に記載の順序回路。
【請求項６】前記第１又は第２のスイッチング素子部
は、高閾値のトランジスタから構成されたものであるこ
と特徴とする請求項１，２，３，４又は５に記載の順序
回路。
【請求項７】前記第１又は第２のスイッチング素子部
は、スリープモード切替信号と、該スリープモード切替
信号を反転させたスリープモード切替反転信号とに同期
して駆動されるものであることを特徴とする請求項１，
２，３，４，５又は６に記載の順序回路。
【請求項８】前記第１又は第２のスイッチング素子部
は、スリープモード切替反転信号により制御される高閾
値のｎチャネル型ＭＯＳＦＥＴから構成され、スリープ
モード切替反転信号に印加して前記スイッチング素子部
を導通させる信号電圧を、高電位側電圧に高閾値のｎチ
ャネル型ＭＯＳＦＥＴの閾値電圧分を加算した電圧に等
しく設定したものであることを特徴とする請求項１，
２，３，４，５又は６に記載の順序回路。
【請求項９】前記第１又は第２のスイッチング素子部
は、スリープモード切替信号により制御される高閾値の
ｐチャネル型ＭＯＳＦＥＴから構成され、スリープモー
ド切替信号に印加して前記スイッチング素子部を導通さ
せる信号電圧を、高電位側電圧に高閾値のｐチャネル型
ＭＯＳＦＥＴの閾値電圧分を加算した電圧に等しく設定
したものであることを特徴とする請求項１，２，３，
４，５又は６に記載の順序回路。
【請求項１０】前記第１又は第２のスイッチング素子
部は、導電型の異なる高閾値のトランジスタの組合わせ
から構成され、双方向のゲート特性をもつものであるこ
とを特徴とする請求項１，２，３，４又は５に記載の順
序回路。
【請求項１１】前記第１又は第２のスイッチング素子
部は、単一の高閾値トランジスタから構成され、単一方
向のゲート特性をもつものであることを特徴とする請求
項１，２，３，４又は５に記載の順序回路。
【請求項１２】前記第３のスイッチング素子部は、デ
ータ保持モード切替反転信号により制御されるｎチャネ
ル型ＭＯＳＦＥＴから構成され、データ保持モード切替
反転信号に印加して前記スイッチング素子部を導通させ
る信号電圧を、高電位側電圧にｎチャネル型ＭＯＳＦＥ
Ｔの閾値電圧分を加算した電圧に等しく設定したもので
あることを特徴とする請求項５に記載の順序回路。
【請求項１３】前記第３のスイッチング素子部は、デ
ータ保持モード切替信号により制御されるｐチャネル型
ＭＯＳＦＥＴから構成され、データ保持モード切替信号
に印加して前記スイッチング素子部を導通させる信号電
圧を、高電位側電圧にｐチャネル型ＭＯＳＦＥＴの閾値
電圧分を加算した電圧に等しく設定したものであること
を特徴とする請求項５に記載の順序回路。
【請求項１４】前記第３のスイッチング素子部は、導
電型の異なるトランジスタの組合わせから構成され、双
方向のゲート特性をもつものであることを特徴とする請
求項５に記載の順序回路。
【請求項１５】前記第３のスイッチング素子部は、単
一のトランジスタから構成され、単一方向のゲート特性
をもつものであることを特徴とする請求項５に記載の順
序回路。
【請求項１６】前記論理回路部は、高閾値の制御トラ
ンジスタを介して電源供給を受けるものであることを特
徴とする請求項１，２，３，４，５，６，７，８，９，
１０，１１，１２，１３，１４又は１５に記載の順序回
路。
【請求項１７】前記ラッチ回路は、前記論理回路部に
電圧供給する電源に対して並列に接続されたものである
ことを特徴とする請求項１，２，３，４，５，６，７，
８，９，１０，１１，１２，１３，１４又は１５に記載
の順序回路。