JPH04257042A - メモリの診断方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＲＡＭ（Ｒａｎｄｏｍ
　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）の診断の高速化に適用
して有効な技術に関する。

【０００２】

【従来の技術】電話交換システム等の情報処理装置では
、８ビット系あるいは１６ビット系の中央処理装置（Ｃ
Ｃ）に対してＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　
Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）あるいはＤＲＡＭ（Ｄｉ
ｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒ
ｙ）で構成された主メモリ部（ＭＭ）を有しており、中
央処理装置（ＣＣ）あるいはチャネル制御装置（ＣＨＣ
）からの指示により書き込みおよび読み出しが行われる
構成となっている。

【０００３】図１１にこの種の電子交換システムにおけ
る制御機構の一例を示す。同図では、現用系と予備系の
２系統の処理システムを備えており、ＣＣ０，ＣＣ１は
それぞれ中央処理装置、ＭＭ０，ＭＭ１は主メモリ部、
ＣＨＣ０，ＣＨＣ１はチャネル制御装置、Ｃ−ＢＵＳ０
，Ｃ−ＢＵＳ１はチャネル制御装置に接続されるチャネ
ルバスを示している。そしてチャネルバス（Ｃ−ＢＵＳ
０，Ｃ−ＢＵＳ１）には複数の入出力装置、たとえばデ
ィスク制御装置（ＤＫＣ０，ＤＫＣ１）、ファイルメモ
リ（ＦＭ０，ＦＭ１）、外部磁気記録装置（ＭＴ０，Ｍ
Ｔ１）等が接続されている。

【０００４】ところで、前記中央処理装置（ＣＣ）、前
記主メモリ部（ＭＭ）、さらにはチャネル制御装置（Ｃ
ＨＣ）等で用いられるメモリ素子は、それ自体に障害が
あると、入出力情報が一致しなくなり、デジタル交換処
理に支障を来すため、所定時間周期毎にメモリ素子が正
常であるか否かの診断を行う必要がある。

【０００５】このような診断手順について、ＲＡＭの診
断を例に図１２，図１３および図１４を用いて説明する
。

【０００６】図１２において、ＭＰＵは、中央制御制部
であり、このＭＰＵと接続される内部バス（ＢＵＳ）に
はＲＡＭ、ＲＯＭ等のメモリが接続されており、ＲＯＭ
には”５５”，”ＡＡ”等の１６ビット単位の固定試験
データが格納されている。また、前記内部バス（ＢＵＳ
）には、被試験メモリ（ＤＵＴ）が接続されている。

【０００７】そして、必要に応じて中央制御部（ＭＰＵ
）からの命令により、ＲＯＭから読み出された試験デー
タが順次被試験メモリ（ＤＵＴ）の所定アドレスに書き
込まれ、さらにこの書き込みデータが読み出されて先の
書き込みデータと比較されてメモリ（ＤＵＴ）の診断が
行われていた。

【０００８】これをさらに図１３および図１４を用いて
説明する。メモリ（ＤＵＴ）への試験データの書き込み
は図１３のフローに従っていた。

【０００９】すなわち、まず中央制御部（ＭＰＵ）は、
ＲＯＭから最初の試験データを読み出すと、これを中央
制御部（ＭＰＵ）内のアキュムレータにセットする。

【００１０】次に、自身のインデックスレジスタ内にこ
れから書き込みを行う被試験メモリ（ＤＵＴ）の先頭ア
ドレスをセットする。

【００１１】そして、バスを通じて前記インデックスレ
ジスタで示される被試験メモリ（ＤＵＴ）のアドレスに
、アキュムレータの値（試験データ）を書き込む。

【００１２】次に、インデックスレジスタを次のアドレ
スに、アキュムレータの値を次の試験データにそれぞれ
更新する。そして当該アドレスが最終アドレスとなるま
でこれを繰り返す。

【００１３】次に、被試験メモリ（ＤＵＴ）からの書き
込みデータの読み出しチェックは図１４のフローに従う
。

【００１４】すなわち、ＭＰＵのアキュムレータにＲＯ
Ｍから読み出した最初の試験データをセットする。次に
、インデックスレジスタに被試験メモリ（ＤＵＴ）の先
頭アドレスをセットする。

【００１５】次に、バスを通じてインデックスレジスタ
に示される被試験メモリ（ＤＵＴ）のアドレスからデー
タを読み出す。そしてこの読み出しデータを前記アキュ
ムレータにセットされている値と比較する。そして、両
値が一致する場合には、図１３のフローで被試験メモリ
（ＤＵＴ）に書き込まれた書き込みデータと、読み出さ
れたデータとが正しい、すなわち被試験メモリ（ＤＵＴ
）の該当アドレスが正常であるものとしてインデックス
レジスタおよびアキュムレータのセット値を更新する。

【００１６】前記比較において、読み出しデータと書き
込みデータとが一致しない場合には、該当アドレスに障
害があるものとしてエラー表示を印刷あるいはＣＲＴ等
に出力する。

【００１７】

【発明が解決しようとする課題】ところで、前述のよう
に電話交換システムでは、予備系のメモリ（ＤＵＴ）の
診断を行っている場合、通常の処理は現用系のみで行う
こととなり、このときに現用系に障害を生じた場合には
予備系に切り換える事ができないため復旧が長時間ある
いは困難な状況となってしまう。

【００１８】そのために、メモリの診断は高速かつ確実
に行われる必要があった。しかし、前記従来技術におけ
るメモリの診断方法では、中央制御部（ＭＰＵ）が直接
メモリへの書き込みおよび読み出しを指示し、特にイン
デックスレジスタとアキュムレータとの更新には数マシ
ンサイクル程度を必要とするため、メモリ全体の診断を
完了するまでに多大な時間を必要としていた。

【００１９】本発明は、前記課題に鑑みてなされたもの
であり、その目的は、メモリの診断を高速かつ確実に行
うことのできる技術を提供することにある。

【００２０】

【課題を解決するための手段】本発明は、中央処理部（
ＭＰＵ）とバスで接続されたメモリ（ＤＵＴ）の状態を
診断する際に、前記バスに対してダイレクトメモリアク
セス制御装置（ＤＭＡＣ）と、試験データ発生回路（Ｔ
ＤＧ）と、比較回路（ＣＭＰ）とを接続し、前記ダイレ
クトメモリアクセス制御装置（ＤＭＡＣ）にメモリ（Ｄ
ＵＴ）の先頭アドレスを設定した後、試験データ発生回
路（ＴＤＧ）に最初の試験データを設定し、前記ダイレ
クトメモリアクセス制御装置（ＤＭＡＣ）にメモリ（Ｄ
ＵＴ）への転送バイト数を設定してメモリ（ＤＵＴ）に
試験データを順次書き込んだ後、　　前記ダイレクトメ
モリアクセス制御装置（ＤＭＡＣ）にメモリ（ＤＵＴ）
の先頭アドレスを設定し、試験データ発生回路（ＴＤＧ
）に最初の試験データを設定し、前記ダイレクトメモリ
アクセス制御装置（ＤＭＡＣ）にメモリ（ＤＵＴ）への
転送バイト数を設定してメモリ（ＤＵＴ）から前記書き
込みデータを読み出して比較回路（ＣＭＰ）に入力し、
これと同期して前記試験データ発生回路（ＴＤＧ）から
試験データを比較回路（ＣＭＰ）に入力して、比較回路
（ＣＭＰ）において前記書き込みデータと試験データと
を比較して両データに矛盾のあるときはエラー出力を行
うメモリ（ＤＵＴ）の診断方法を要旨とする。

【００２１】

【作用】本発明の原理を図１，図２および図３に基づい
て説明する。

【００２２】図中において、中央制御部（ＭＰＵ）は、
まずダイレクトメモリアクセス制御装置（ＤＭＡＣ）に
被試験メモリ（ＤＵＴ）の先頭アドレスを設定した後、
試験データ発生回路（ＴＤＧ）に、試験データをセット
する。次に、前記ダイレクトメモリアクセス制御装置（
ＤＭＡＣ）に対して、被試験メモリ（ＤＵＴ）に書き込
む試験データの転送バイト数をセットする（図１）。

【００２３】以上の処理を中央制御部（ＭＰＵ）が行っ
た段階で、ダイレクトメモリアクセス制御装置（ＤＭＡ
Ｃ）が起動して、被試験メモリ（ＤＵＴ）の先頭アドレ
スから順番に試験データが書き込まれる（図２）。この
後の処理は全てダイレクトメモリアクセス制御装置（Ｄ
ＭＡＣ）が処理し、中央制御部（ＭＰＵ）は解放されて
、自身のインデックスレジスタあるいはアキュムレータ
等の更新処理は不要となる。そのため、インデックスレ
ジスタおよびアキュムレータの更新に費やしていたマシ
ンサイクルが削減できるため、極めて高速に被試験メモ
リ（ＤＵＴ）への試験データの書き込みが完了する。

【００２４】次に、被試験メモリ（ＤＵＴ）への全試験
データの書き込みが完了した段階で、ダイレクトメモリ
アクセス制御装置（ＤＭＡＣ）より転送終了割り込み通
知が出力され（図２に破線で示す）、中央制御部（ＭＰ
Ｕ）は、試験データの書き込み完了を認識する。

【００２５】前記被試験メモリ（ＤＵＴ）からのデータ
の読み出しおよび比較は下記のように行われる。

【００２６】まず、書き込み時と同様に、ダイレクトメ
モリアクセス制御装置（ＤＭＡＣ）に被試験メモリ（Ｄ
ＵＴ）の先頭アドレスを設定した後、試験データ発生回
路（ＴＤＧ）に試験データをセットする。次に前記ダイ
レクトメモリアクセス制御装置（ＤＭＡＣ）に対して、
被試験メモリ（ＤＵＴ）から読み出す読み出しデータの
転送バイト数をセットする。

【００２７】以上の処理を中央制御部（ＭＰＵ）が行っ
た段階で、ダイレクトメモリアクセス制御装置（ＤＭＡ
Ｃ）が起動して、図３に示すように、被試験メモリ（Ｄ
ＵＴ）の先頭アドレスから順番にデータが読み出される
。そして読み出されたデータと前記試験データ発生回路
（ＴＤＧ）からの試験データとを比較回路（ＣＭＰ）に
入力し、両データの矛盾を検知する。

【００２８】

【実施例】次に、本発明の実施例を説明する。

【００２９】図４は、本発明の実施例を示すブロック構
成図である。同図において、中央制御部（ＭＰＵ）によ
って制御されるプロセッサバス（ＰＢＵＳ）には、ＲＡ
ＭおよびＲＯＭ等のメモリ、中央制御部（ＭＰＵ）への
割り込みを制御する割り込みコントローラ（ＩＲＣ）お
よび試験データ発生回路（ＴＤＧ）が接続されている。 そして、前記プロセッサバス（ＰＢＵＳ）とともにＤＭ
Ａバス（ＤＢＵＳ）が並設されており、このＤＭＡバス
（ＤＢＵＳ）には被試験メモリ（ＤＵＴ）および比較回
路（ＣＭＰ）が接続されている。なお、ＤＭＡバス（Ｄ
ＢＵＳ）はダイレクトメモリアクセス制御装置（ＤＭＡ
Ｃ）によって主に制御される。

【００３０】また、前述の試験データ発生回路（ＴＤＧ
）は、ドライバ（ＤＲＶ）を介してＤＭＡバス（ＤＢＵ
Ｓ）と接続され、さらに比較回路（ＣＭＰ）とは直接接
続されている。

【００３１】なお、プロセッサバス（ＰＢＵＳ）とＤＭ
Ａバス（ＤＢＵＳ）とはドライバレシーバ（Ｄ／Ｒ）を
介して相互に接続されており、データの転送が制御され
ている。

【００３２】次に、図５を中心に、試験データ発生回路
（ＴＤＧ）と被試験メモリ（ＤＵＴ）と比較回路（ＣＭ
Ｐ）との関係について説明する。

【００３３】試験データ発生回路（ＴＤＧ）は、プロセ
ッサバス（ＰＢＵＳ）を通じてＲＯＭから読み出された
試験データを被試験メモリ（ＤＵＴ）と比較回路（ＣＭ
Ｐ）とに出力する機能を主として有している。被試験メ
モリ（ＤＵＴ）には、通常の処理モードでＤＭＡバス（
ＤＢＵＳ）を通じて端子（Ｄ）にデータが入力される構
成となっており、試験モードとなった際には、ゲート回
路（Ａ）が開かれてその端子（Ｄ）に入力されるデータ
は試験データ発生回路（ＴＤＧ）からの試験データに切
り換えられる構造となっている。

【００３４】そして、試験モードにおいて被試験メモリ
（ＤＵＴ）からのデータ読み出し時には、端子（Ｄ）よ
り読み出されたデータは比較回路（ＣＭＰ）の端子（Ｘ
）に入力される。比較回路（ＣＭＰ）ではこれと同期し
て端子（Ｙ）に試験データ発生回路（ＴＤＧ）からの試
験データを入力し、前記読み出しデータと試験データと
を比較して被試験メモリ（ＤＵＴ）のエラーの有無を検
出する。この検出結果は正論理のＥＲＲ信号として正論
理で論理積ゲート（ＡＮＤ２）に入力され、ゲートを開
くタイミング信号であるＲＥＦＴ信号と、読み出し／書
き込みモードを設定するＣＨＫＥＮ信号との論理積をと
って割り込みコントローラ（ＩＲＣ）に通知される。

【００３５】次に、前記試験データ発生回路（ＴＤＧ）
の構成を図６を用いてさらに詳しく説明する。

【００３６】試験データ発生回路（ＴＤＧ）は、カウン
タ素子（ＣＯＮＴ）と第１制御回路１と第２制御回路２
とで構成されている。

【００３７】カウンタ素子（ＣＯＮＴ）において、Ｄ端
子は入力データ用、Ｑ端子は出力データ用であり、両端
子は共にプロセッサバス（ＰＢＵＳ）に接続されている
。ＣＬＫ端子は、クロック入力用であり、被試験メモリ
（ＤＵＴ）のアクセス速度に対応した周期のクロック信
号が入力される。ＬＯＡＤ端子は、図示しないコントロ
ールバスに接続されており、ＬＯＡＤが”Ｌ”となった
ときのプロセッサバス（ＰＢＵＳ）上のデータが試験デ
ータとしてカウンタ素子（ＣＯＮＴ）に設定される。 Ｅ端子はイネーブル（Ｅｎａｂｌｅ）信号用であり、Ｅ
入力が”Ｈ”のときにＣＬＫ入力が１パルス入力される
毎にカウンタ素子（ＣＯＮＴ）の値がインクリメント（
＋１）される。そして、このＥ入力は、前述の第１制御
回路１により制御される。すなわち、被試験メモリ（Ｄ
ＵＴ）に対して固定データを与えるときにはＥ入力を”
Ｌ”に制御し、＋１パターンを与えるときにはＥ入力を
”Ｈ”に制御する。また、Ｒ端子はリセット入力用であ
り、”Ｌ”入力でカウンタ素子（ＣＯＮＴ）がリセット
される。

【００３８】第２制御回路２は、前記カウンタ素子（Ｃ
ＯＮＴ）のＱ端子から有効なデータが出力されているか
否かをダイレクトメモリアクセス制御装置（ＤＭＡＣ）
に通知する機能を有しており、ダイレクトメモリアクセ
ス制御装置（ＤＭＡＣ）からＲＥＱ信号が入力された場
合にのみ、前記カウンタ素子（ＣＯＮＴ）と同期をとっ
てＡＣＫ信号を出力する。

【００３９】図７は、前記試験データ発生回路における
各信号のタイミングチャートを示している。

【００４０】同図において、ＬＯＡＤ端子は、”Ｈ”の
状態のままとなっているが、最初の試験データを読み込
む場合には”Ｌ”となる。また、Ｅ端子は”Ｌ”で固定
されているが、これは試験データとして固定データを用
いている場合の例であり、＋１パターンを用いる場合に
は”Ｈ”となる。

【００４１】また、第２制御回路２のタイミングチャー
トでは、ダイレクトメモリアクセス制御装置（ＤＭＡＣ
）からのＲＥＱ信号に対応して次のクロック立ち上がり
でＡＣＫ信号が定期的に出力されている。

【００４２】図８は、比較回路（ＣＭＰ）の構成例を示
すブロック図である。同図はデータバスが８ビットの場
合の比較回路（ＣＭＰ）であり、２入力１出力型の８個
の排他論理和ゲート（ＸＯＲ）と、これらの各排他論理
和ゲート（ＸＯＲ）からの反転出力を入力し、ＥＲＲ出
力を発生する論理積ゲート（ＡＮＤ１）とで構成されて
いる。

【００４３】すなわち、被試験メモリ（ＤＵＴ）からの
読み出しデータ（Ｘ７〜Ｘ０）と、試験データ発生装置
（ＴＤＧ）からの試験データ（Ｙ７〜Ｙ０）とが入力さ
れ、両データが一致している場合には、排他論理和ゲー
ト（ＸＯＲ）の反転出力は”１”となり、８ビット全て
のデータが一致していれば論理積ゲート（ＡＮＤ１）で
の論理積が成立して、この論理積ゲート（ＡＮＤ１）の
反転出力、すなわちＥＲＲ信号は”０”が出力される。 一方、８ビットずつの読み出しデータと試験データとの
いずれかが不一致がある場合には、排他論理和ゲート（
ＸＯＲ）の論理が成立するため、論理積ゲート（ＡＮＤ
１）の論理は不成立となりＥＲＲ信号には”１”が出力
される。

【００４４】なお、比較回路（ＣＭＰ）からのＥＲＲ信
号は、図５に示すように論理和ゲート（ＡＮＤ２）に入
力され、ＲＦＦＴ信号とＣＨＫＥＮ信号との入力で論理
が成立すると、割り込みコントローラ（ＩＲＣ）に負論
理の割り込み信号が出力され、これによって中央制御部
（ＭＰＵ）がＥＲＲ信号を検出するようになっている。

【００４５】以上に説明した装置構成を前提に、図９お
よび図１０を用いて本実施例におけるメモリの診断手順
を説明する。

【００４６】まず、中央制御部（ＭＰＵ）からバス（Ｐ
ＢＵＳ）を経由してダイレクトメモリアクセス制御装置
（ＤＭＡＣ）に対して、被試験メモリ（ＤＵＴ）の先頭
アドレスが設定される（９０１）。

【００４７】次に、中央制御部（ＭＰＵ）から試験デー
タ発生回路（ＴＤＧ）に対して、試験データ（初期値）
が設定される（９０２）。

【００４８】次に、中央制御部（ＭＰＵ）から試験デー
タ発生回路（ＴＤＧ）の第１制御回路１にたとえば”１
”が設定される（９０３）。これは前述のように発生す
る試験データのパターンを決定するものであり、”１”
の設定により、１サイクル毎にインクリメントされた＋
１パターンが出力されることになる。

【００４９】次に、比較回路（ＣＭＰ）のＣＨＫＥＮ信
号を”０”に設定する（９０４）。これによって装置の
動作モードが書き込み専用となる。

【００５０】次に、中央処理部（ＭＰＵ）はダイレクト
メモリアクセス制御装置（ＤＭＡＣ）に対して被試験メ
モリ（ＤＵＴ）への書き込みのための転送バイト数を設
定する（９０５）。この処理により、ダイレクトメモリ
アクセス制御装置（ＤＭＡＣ）が起動し、以降の処理、
すなわち被試験メモリ（ＤＵＴ）への試験データの書き
込みは中央処理部（ＭＰＵ）の制御を離れ、ダイレクト
メモリアクセス制御装置（ＤＭＡＣ）によって制御され
る。

【００５１】したがって、試験データの書き込み処理は
、中央処理部（ＭＰＵ）内のインデックスレジスタある
いはアキュムレータ等の値の更新処理を伴わずに高速に
行うことができる。

【００５２】ダイレクトメモリアクセス制御装置（ＤＭ
ＡＣ）は、被試験メモリ（ＤＵＴ）への試験データの書
き込みが完了すると、終了割り込み信号を発生する（９
０６）。中央処理部（ＭＰＵ）では、この終了割り込み
信号を受領すると、割込解析処理を実行し、ダイレクト
メモリアクセス制御装置（ＤＭＡＣ）による試験データ
の書き込み処理を完了する（９０７）。

【００５３】次に、前記の処理で試験データが書き込ま
れた被試験メモリ（ＤＵＴ）からのデータの読み出しお
よび比較によるエラー検出の処理を図１０を用いて説明
する。

【００５４】同図においてステップ１００１〜１００３
は、図９におけるステップ９０１〜９０３と同じである
ので説明を省略する。

【００５５】本処理フローでは、ステップ１００４にお
いて、比較回路（ＣＭＰ）のＣＨＫＥＮ信号が”１”に
設定され（１００４）、試験処理において読み出しモー
ドとなると、図５で説明した論理積ゲート（ＡＮＤ２）
が開かれ、比較回路からのＥＲＲ出力が通過可能な状態
となる。

【００５６】次に、中央処理部（ＭＰＵ）はダイレクト
メモリアクセス制御装置（ＤＭＡＣ）に対して被試験メ
モリ（ＤＵＴ）への書き込みのための転送バイト数を設
定する（１００５）。この処理により、ダイレクトメモ
リアクセス制御装置（ＤＭＡＣ）が起動し、以降の処理
、すなわち被試験メモリ（ＤＵＴ）への試験データの書
き込みは中央処理部（ＭＰＵ）の制御を離れ、ダイレク
トメモリアクセス制御装置（ＤＭＡＣ）によって制御さ
れる。

【００５７】ダイレクトメモリアクセス制御装置（ＤＭ
ＡＣ）が起動すると、比較回路（ＣＭＰ）には端子（Ｘ
）には被試験メモリ（ＤＵＴ）から読み出された読み出
しデータが入力され、端子（Ｙ）にはこれと同期して試
験データ発生回路（ＴＤＧ）からの試験データが入力さ
れる。

【００５８】前述の図８で説明したように、読み出しデ
ータと試験データとに差異がある場合には、比較回路（
ＣＭＰ）からのＥＲＲ出力は”１”となり、論理積ゲー
ト（ＡＮＤ２）からは反転された負論理のＥＲＲ信号が
出力される。

【００５９】このようにして被試験メモリ（ＤＵＴ）に
書き込まれた全てのデータを試験データと比較した段階
で、ダイレクトメモリアクセス制御装置（ＤＭＡＣ）は
終了割り込み信号を発生し（１００６）、中央処理部（
ＭＰＵ）はこれに基づいて、割り込み解析処理を実行す
る（１００７）。このとき、前記のように書き込みデー
タと読み出しデータとの不一致が生じていると、被試験
メモリ（ＤＵＴ）に障害があるものとして中央制御部（
ＭＰＵ）は障害処理を行う。この障害処理は、たとえば
プリンタ等の出力装置への印字、オペレータへの警告等
である。

【００６０】

【発明の効果】本発明によれば、メモリの診断において
、被試験メモリへのアクセスに際してダイレクトメモリ
アクセス制御装置（ＤＭＡＣ）を用いることにより、中
央処理部（ＭＰＵ）のインデックスレジスタあるいはア
キュムレータ等の更新処理を伴わずに試験データの書き
込み・読み出しが可能となるため、メモリの診断を高速
かつ確実に実行することができる。

【図面の簡単な説明】

【図１】本発明を示す原理図である

【図２】本発明を示す原理図である

【図３】本発明を示す原理図である

【図４】実施例の装置構成を示すブロック図である

【図
５】実施例の回路構成の一部を示すブロック図である

【図６】実施例の試験データ発生回路を示す説明図であ
る

【図７】実施例の試験データ発生回路におけるタイミン
グ図である

【図８】実施例の比較回路の構成例を示すブロック図で
ある

【図９】実施例の被試験メモリへの試験データの書き込
み処理を示すフロー図である

【図１０】実施例の被試験メモリからのデータの読み出
し処理を示すフロー図である

【図１１】電子交換システムにおける制御機構の一例を
示すブロック図である

【図１２】従来技術におけるメモリ試験を説明するため
の装置の概念図である

【図１３】従来技術における被試験メモリへの試験デー
タの書き込み処理を示すフロー図である

【図１４】従来
技術における被試験メモリからのデータの読み出し処理
を示すフロー図である

【符号の説明】

１　　第１制御回路 ２　　第２制御回路 ＭＰＵ　　中央処理部 ＤＵＴ　　被試験メモリ ＤＭＡＣ　　ダイレクトメモリアクセス制御装置ＴＤＧ
　　試験データ発生回路 ＣＭＰ　　比較回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　中央処理部（ＭＰＵ）とバスで接続さ
   れたメモリ（ＤＵＴ）の状態を診断する際に、前記バス
   に対してダイレクトメモリアクセス制御装置（ＤＭＡＣ
   ）と、試験データ発生回路（ＴＤＧ）と、比較回路（Ｃ
   ＭＰ）とを接続し、前記ダイレクトメモリアクセス制御
   装置（ＤＭＡＣ）にメモリ（ＤＵＴ）の先頭アドレスを
   設定した後、試験データ発生回路（ＴＤＧ）に最初の試
   験データを設定し、前記ダイレクトメモリアクセス制御
   装置（ＤＭＡＣ）にメモリ（ＤＵＴ）への転送バイト数
   を設定してメモリ（ＤＵＴ）に試験データを順次書き込
   んだ後、　　前記ダイレクトメモリアクセス制御装置（
   ＤＭＡＣ）にメモリ（ＤＵＴ）の先頭アドレスを設定し
   、試験データ発生回路（ＴＤＧ）に最初の試験データを
   設定し、前記ダイレクトメモリアクセス制御装置（ＤＭ
   ＡＣ）にメモリ（ＤＵＴ）への転送バイト数を設定して
   メモリ（ＤＵＴ）から前記書き込みデータを読み出して
   比較回路（ＣＭＰ）に入力し、これと同期して前記試験
   データ発生回路（ＴＤＧ）から試験データを比較回路（
   ＣＭＰ）に入力して、比較回路（ＣＭＰ）において前記
   書き込みデータと試験データとを比較して両データに矛
   盾のあるときはエラー出力を行うメモリの診断方法。
2. 【請求項２】請求項１において、前記比較回路（ＣＭＰ
   ）は、前記被試験メモリ（ＤＵＴ）からの読み出しデー
   タと前記試験データ発生回路（ＴＤＧ）からの試験デー
   タとを同期して入力し、両データの排他論理和をとるこ
   とによってメモリ（ＤＵＴ）の障害を検知するメモリの
   診断方法。