JPS621182A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体記憶装置に関するもので、例えば、
ダイナミック型ＲＡＭ　（ランダム・アクセス・メモリ
）に利用して有効な技術に関するものである。

〔背景技術〕

カラム系選択回路をスタティック型回路により構成し、
ワード線を選択状態にしたままカラムアドレス信号を変
化させてデータ線を次々に切り換えることによって、上
記ワード線に結合されたメモリセルの連続的な読み出し
／書き込み動作を行うようにしたダイナミック型ＲＡＭ
が開発されている。このようなスタティックカラムモー
ドによる連続読み出し動作にあっては、カラム系のアド
レス切り換えを外部端子から供給されるアドレス信号に
よって行うものである。この場合、外部端子から供給さ
れるアドレス信号のスキュー（アドレス信号のタイミン
グ差）によって高速動作化が図れない。すなわち、多ビ
ットからなるアドレス信号のうちの最も遅く変化するア
ドレス信号を待つてカラム選択動作が行われることにな
るからである。また、上記連続読み出しビット数は、１
本のワード線に結合されたメモリセルにより制限される
ものである。このため、例えば、高精細画像等を高速に
描くためのグラフィック用メモリへの通用が難しい。

なお、ダイナミック型ＲＡＭに関しては、例えば日経マ
グロウヒル社１９８３年７月１８日付の雑誌「日経エレ
クトロニクスｊ第１６９頁ないし１９３頁参照。

〔発明の目的〕

この発明の目的は、高速に任意の多ビットの読み出しを
実現した半導体記憶装置をを提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、所定の外部制御信号により指定された動作モ
ード信号に従って外部端子から供給されたアドレス信号
を初期値として取り込み、外部端子から供給されたパル
スにより歩道動作を行うアドレスカウンタ回路を設け、
上記動作モード信号に従って上記アドレスカウンタ回路
により形成されたアドレス信号をマルチプレクサを通し
てアドレスデコーダに伝え、上記アドレスカウンタ回路
により形成されたアドレス信号に従って、２つに分割さ
れたメモリアレイにおけるカラム選択中の一方のメモリ
アレイの最終アドレスの選択が終了すると既にワード線
が選択状態にされている他方のメモリアレイのカラム選
択動作を行うとともに上記一方のメモリアレイに対して
次のアドレスのワード線選択動作を行うものである。

〔実施例〕

第１図には、この発明が通用されたダイナミック型ＲＡ
Ｍのブロック図が示されている。同図の各回路ブロック
を構成する回路素子は、公知の半導体集積回路の製造技
術によって、特に制限されないが、単結晶シリコンのよ
うな半導体基板上において形成される。

この実施例では、特に制限されないが、メモリアレイは
、Ｍ−ＡＲＹｌ、Ｍ−ＡＲＹ２のように左右２つに分け
て配置されている。各メモリアレイＭ−ＡＲＹＩ、Ｍ−
ＡＲＹ２のそれぞれにおいて、カラム系（データ線）信
号線は、平行に配置された一対の相補データ線からなり
、２対の相補データ線が一組とされ、同図においては横
方向に向かうよう配置される二交点方式により構成され
ている。また、カラムデコーダＣ−ＤＣＲを中心として
、左右にそれぞれ縦方向に走る一対の共通相補データ線
ＣＤＩ及びＣＤ２が配置される。これにより、相補デー
タ線と、共通相補データ線とを接続するカラムスイッチ
回路Ｃ−５ＷＩとＣ−５Ｗ２は、それぞれのアドレスに
対応した相補データ線と共通データ線とを接続させる。

共通相補データ線対ＣＤ１．ＣＤ２は、それぞれ設けら
れたメインアンプＭＡＩ、ＭＡ２に結合される。上記カ
ラムデコーダＣ−ＤＣＲは、後述するようなアドレス信
号を解読してデータ線選択タイミング信号φｙに同期し
て、上記カラムスイッチ回路Ｃ−３Ｗ１．Ｃ−３Ｗ２に
供給する選択信号を形成する。

ロウ系アドレス選択線（ワード線、ダミーワード線）は
、上記各メモリアレイＭ−ＡＲＹＩ、Ｍ−ＡＲＹ２にお
いてに縦方向に向かうよう形成され、同図では縦方向に
向かうよう配置される。

センスアンプＳＡＩ、ＳＡ２は、書込み／読み出し動作
の時には、タイミング信号φｐａＬφｐａ２により選択
的に動作状態とされ、ワード線の選択動作によって一方
のデータ線に結合されたメモリセルからの微少読み出し
電圧を、ダミーワード線の選択動作によって他方のデー
タ線に結合されたダミーセルからの基準電圧を参照して
、相補データ線をハイレベル／ロウレベルに増幅する。

アドレスバッファＲ，Ｃ−ＡＤＢは、特に制限されない
が、チップ選択信号Ｃ８に基づいて形成された内部制御
信号（図示せず）に同期して、外部端子から供給された
それぞれ複数ビットからなるロウ（Ｘ）アドレス信号Ａ
Ｘ、カラム（Ｙ）アドレス信号ＡＹを取り込む。このア
ドレスバッファＲ，Ｃ−ＤＣＲは、特に制限されないが
、その出力部にマルチプレクサ回路が設けられ、上記外
部端子から供給されたアドレス信号ＡＸ、ＡＹ又は後述
するアドレスカウンタ回路Ｃ０ＵＮＴにより形成された
アドレス信号ａｘ’、ａｙ”に対応した内部相補アドレ
ス信号工０〜ｘｍ、：Ｌｏ−ｚｎを形成する。なお、以
後の説明及び図面においては、一対の内部相補アドレス
信号、例えば外部端子から供給されたアドレス信号ＸＯ
又はアドレスカウンタ回路Ｃ０ＵＮＴにより形成された
アドレス信号ｘＯ″と同相の内部アドレス信号ｘＱと逆
相のアドレス信号ｘＱを内部相補アドレス信号五〇と表
すことにする。したがって、上記内部相補アドレス信号
ｘＯ〜ｘｍ、ｘＱ〜ｘｍは、内部相補アドレス信号ｘ　
Ｏ〜Ｘ　ｍと表すものとする二これらのアドレス信号ｘ
Ｏ−五ｍ及び１０〜Ｌｎは、次のロウアドレスデコーダ
Ｒ−ＤＣＲＩ、Ｒ−ＤＣＲ２とカラムアドレスデコーダ
Ｃ−ＤＣＲに送出される。

ロウアドレスデコーダＲ−ＤＣＲＩ、Ｒ−ＤＣＲ２は、
上記アドレス信号五〇〜五ｍを解読してワード線の選択
信号を形成し、ワード線選択タイミング信号φＸ１とφ
ｘ２に同期してメモリアレイＭ−ＡＲＹ　１とＭ−ＡＲ
Ｙ２の１本のワード線とダミーワード線の選択動作を行
う。

カラムアドレスデコーダＣ−０ＣＲは、上記アドレス信
号ｉ０−工ｎを解読してデータ線選択タイミング信号φ
ｙに同期してメモリアレイＭ−ＡＲＹＩ又はＭ−ＡＲＹ
２のデータ線選択信号を形成する。

カラムスイッチＣ−５ＷＩ、Ｃ−３Ｗ２は、上記カラム
アドレスデコーダＣ−ＤＣＨによって形成された選択信
号を受け、メモリアレイＭ−ＡＲＹ１又はメモリアレイ
Ｍ−ＡＲＹ２における上記相補データ線を共通相補デー
タＣＤＩ、ＣＤ２にそれぞれ接続させる。

メインアンプＭＡ１．ＭＡ２は、タイミング信号φｍａ
ｌとφｔａａ２に従って動作状態にされ、共通相補デー
タ線ＣＤＩ、ＣＤ２に読みだされた信号の増幅動作を行
う。

入出力回路Ｉ１０は、読み出しのためのデータ出力バッ
ファと、書込みのためのデータ人力バッファとにより構
成される。ライトイネーブル信号ＷＥがハイレベルとさ
れた読み出し動作なら、データ出力バッファが所定のタ
イミングで動作状態にされ、上記メインアンプＭＡＬ又
はＭＡ２の出力を増幅して外部端子りへ送出する。ライ
トイネーブル信号ＷＥがロウレベルにされた書き込み動
作なら、データ人力バッファが所定のタイミングで動作
状態にされ、共通相補データ線ＣＤＩ、ＣＤ２へ書き込
みデータを伝える（図示せず）。

内部制御信号発生回路ＴＧは、特に制限されないが、４
つの外部制御信号Ｃ３（チップ選択信号）、ＯＥ（出力
イネーブル信号）、ＷＥ（ライトイネーブル４８号）及
びＣＬ　（クロック信号）を受けて、メモリ動作に必要
な上記各種タイミング信号を形成して送出する。

第２図には、上記アト１／スバ７フアとアドレスカウン
タ回路の一実施例の回路図が示されている。

同図には、代表とし°ζ１ビット分のアドレスバッファ
の単位回路が示され”ζいる。すなわち、例示的に示さ
れている外部端子Ａ　Ｙ　ｎから供給されたアドレス信
号は、内部チップ選択信号によって制御されるナンド（
ＮＡＮＤ）ゲート回路Ｇ１を介して次のマルチプレクサ
回路の一方の入力端子であるＰチャンネルＭ　ＯＳ　Ｆ
　Ｅ　Ｔ　Ｑ　３とＮチャンネルＭＯ５ＦＥ’ｒＱ４の
ゲートに供給される。上記ＰチャンネルＭＯ３Ｉ”ＥＴ
Ｑ３のソースと電源電圧Ｖｃｃとの間には、制御信号ｍ
ｘを受けるＰチャンネルＭＯ５ＦＥＴＱＩが設けられ、
ＮチャンネルＭｏ５ＦＥＴＱ４のソースと回路の接地電
位点との間には、制御信号；１を受けるＮチャンネルＭ
ｏ５ＦＥＴＱ２が設けられる。

上記マルチプレクサ回路の他方の入力端子であるＰチャ
ンネルＭＯ５ＦＥＴＱ７とＮチャンネルＭＯ３ＦＥＴＱ
Ｂのゲートには、アドレスカウンタ回路Ｃ０ＵＮＴの上
記外部アドレス信号ＡＹｎに対応した出力信号ｙｎ’が
供給される。これらのＭＯＳＦＥＴＱ？、ＱＢにも上記
類似のＰチャンネルＭｏ５ＦＥＴＱ５とＮチャンネルＭ
ｏ８ＦＥＴＱ６がそれぞれ設けられる。これらのＭＯＳ
ＦＥＴＱ５．Ｑ６１７＋ゲートは、上記ＭＯ３ＦＥ’ｒ
Ｑ１．Ｑ２のゲートと交差接続されることによって、上
記制御信号ｍｘ、ｍｘがそれぞれ相補的に供給される。

上記２つの回路の出力端子は共通接続され、ＣＭＯＳイ
ンバータ回路ＩＶＩの入力端子に接続される。このイン
バータ回路ＩＶＩの出力端子から、反転内部アドレス信
号７］が送出される。このインバータ回路ＩＶＩの出力
信号は、ＣＭＯＳインバータ回路ＩＶ２の入力端子に供
給され、このインバータ回路ＩＶ２の出力端子から非反
転の内部アドレス信号ｙｎが送出される。

アドレスカウンタ回路Ｃ０ＵＮＴは、縦列形態にされた
フリップフロップ回路ＦＦ０＝ＦＦｎ（Ｙ）及びＦＦＯ
−ＦＦｍ（Ｘ）と、それぞれのフリップフロップ回路Ｆ
ＦＯ〜ＦＦｎ及びＦＦＯ〜ＦＦｍのセット入力にゲート
回路を介して対応する内部アドレス信号ｙｏ−ｙｎ及び
ｘＯ〜ｘｍが供給される。これらのゲート回路は、上記
制御信号ママにより制御される。これにより、制御信号
富１がハイレベルの期間に上記外部端子から供給された
アドレス信号ｙｎ等が初期値として各フリップフロップ
回路に取り込まれる。また、カラム系（Ｙ）の各アドレ
ス信号を形成する初段のフリッププロップ回路ＦＦＯの
計数入力には、クロック端子ＣＬに基づいて形成された
パルスφが供給される。そのキャリー信号は、次段ＦＦ
Ｌの針数入力に供給されることによって、バイナリ−カ
ウンタ動作を行う。上記カラム系のカウンタ回路の最上
位ビットのアドレス信号ｙｎを形成するフリップフロッ
プ回路ＦＦｎのキャー信号ｃａは、ロウ系（Ｘ）の各ア
ドレス信号を形成する上記類似の構成のカウンタ回路の
初段のフリップフロップ回路ＦＦＯの計数入力に供給さ
れる。

次に、第３図に示したタイミング図を参照して、内部ア
ドレス信号による連続読み出し動作（以下、この発明で
は拡張シリアルアクセスモードと呼ぶことにする）を説
明する。

外部端子から供給されるクロック信号ＣＬが先にハイレ
ベルからロウレベルに変化させられた後にチップ選択信
号Ｃ３がロウレベルにされると、内部制御信号発生回路
ＴＧは、これを上記拡張シリアルアクセスモードと判定
し、次のような各種タイミング信号を発生させる。まず
、上記チップ選択信号Ｃ８Ｏロウレベルにより内部チッ
プ選択信号ｃｓをハイレベル（図示せず）にして、外部
端子から供給されたアドレス信号の取り込みを行う。こ
の後、上記制御信号ｍｘをハイレベルからロウレベルに
変化させ、上記取り込んだアドレス信号を初期値として
アドレスカウンタ回路Ｃ０ＵＮＴに取り込む、また、ア
ドレスバッファＲ，Ｃ−ＡＤＢに含まれるマルチプレク
サ回路を切り換えて、アドレスカウンタ回路Ｃ０ＵＮＴ
の出力信号ａｘ’、ａｙ’　を選択してアドレスデコー
ダに伝える。

例えば、メモリアレイＭ−ＡＲＹ　１とメモリアレイＭ
−ＡＲＹ２は、それぞれカラムアドレスがθ〜１０２３
で、ロウアドレスが０〜５１１のように割り当てられ、
合計で約１Ｍビットの記憶容量を持つようにされている
場合、上記初期値としてのロウアドレスａＸ”が左側の
メモリアレイＭ−ＡＲＹ１に割り当てられたアドレス３
を指示するものであった場合、上記拡張シルアルアクセ
スモードでは、それに対応したワード線と右側のメモリ
アレイＭ−ＡＲＹ２のアドレス４に対応したワード線が
同時に発生するワード線選択タイミング信号φｘＬ　　
φＸ２によって同時に選択状態にされる。これに応じて
、上記ワード線選択タイミング信号φＸ１とφＸ２より
遅れていセンスアンプＳＡＩとＳＡ２の動作タイミング
信号φｐａｌとφｐａ２も同時に発生させられる。

次に、上記初期値としてのカラムアドレスが左側のメモ
リアレイＭ−ＡＲＹＩに割り当てられた最終アドレス１
０２３であった場合、データ線選択タイミング信号φｙ
ｉのみがハイレベルにされ、左側のメモリアレイＭ−Ａ
ＲＹＩＯカラムスイッチ回路Ｃ−５ＷＩが選択され上記
アドレスに対応したデータ線が共通相補データ線ＣＤＩ
に結合される。これに応じて、メインアンプ動作タイミ
ング信号φｍａｌのみがハイレベルにされ、メインアン
プＭＡＬが動作状態にされ、ライトイネーブル信号ＷＥ
がハイレベルにされた読み出し動作ならデータ入出力回
路Ｉ１０のデータ出力回路を通して上記選択されたメモ
リセルからの記憶情報が外部端子りへ送出される。なお
、図示しないが、メインアンプＭＡ　１　　（ＭＡ　２
　）としては、ランチ回路を内蔵させ上記タイミング信
号φｍａｌのハイレベルによって上記共通データ線ＣＤ
Ｉ　　（ＣＤ２）の信号を保持させ、この保持信号をデ
ータ入出力回路Ｉ１０へ送出させることが望ましい。こ
れによって、上記信号の取り込みを行った後における読
み出し信号を外部端子りへ送出させている期間を利用し
て、次のカラム切り換えの動作に移行させることができ
る。これにより、高速なカラム切り換え動作を実現でき
るものである。

この後、外部クロック信号ＣＬにハイレベルのクロック
信号を供給すると、これに応じたクロック信号φが形成
される。アドレスカウンタ回路Ｃ０ＵＮＴは、上記クロ
ック信号φを受けて＋１の歩道動作を行う、この場合、
カラム系のカウンタ回路（Ｙ）は、上記歩道動作により
キャリー信号ｃａを形成して、それ自身はアドレス０に
されるとともにロウ系のアドレスを５に変化させる。

上記ロウ系のアドレスの変化によって、メモリアレイＭ
−ＡＲＹＩのワード線の選択動作とセンスアンプＳＡＩ
の動作は、上記タイミング信号φｘｉとφｐａｌのロウ
レベルによって一旦リセットされる。この後、再び上記
タイミング信号φｘ１とφｐａｌのハイレベルによって
、上記歩進されたアドレス５に従ったワード線の選択動
作及びセンスアンプＳＡＩの動作が行われる。これと並
行して、上記既にワード線が選択状態にされ、センスア
ンプＳＡ２が動作状態にされている右側のメモリアレイ
Ｍ−ＡＲＹ２は、データ線選択信号ψｙ２がハイレベル
にされることにより、上記歩進されたアドレス０に対応
したカラムスイッチ回路Ｃ−５Ｗ２が選択され上記アド
レスに対応したデータ線が共通相補データ線ＣＤ２に結
合される。これに応じて、メインアンプ動作タイミング
信号φｍａ２のみがハイレベルにされ、メインアンプＭ
Ａ２が動作状態にされる。これにより、データ入出力回
路Ｉ１０のデータ出力回路からは上記選択されたメモリ
セルからの記憶情報が外部端子りへ送出される。以下、
同様にし゛Ｃクロック信号ＣＬに同期して、右使１のロ
ウアドレス４について、カラムアドレス１０２３までの
合計１０２４ビツトの読み出し動作がシリアルに行われ
る。

上記ロウアドレス４に対して、カラムアドレス１０２３
までの読み出しが終了すると、カラム系カウンタ回路（
Ｙ）のキャリー信号ｃａが上記同様に発生して、それ自
身がアドレス０にされるとともにロウ系のアドレスを６
に変化させる。

上記ロウ系のアドレスの変化によって、メモリアレイＭ
−ＡＲＹ２のワード線の選択動作とセンスアンプＳＡ２
の動作は、そのタイミング信号φＸ２とφｐａ２のロウ
レベルによって一旦リセットされる。この後、再び上記
タイミング信号φに２とφｐａ２のハイレベルによって
、上記歩進されたアドレス６に従ったワード線の選択動
作及びセンスアンプＳＡ２の動作が行われる。これと並
行して、既にワード線が選択状態にされるでいるメモリ
アレイＭ−ＡＲＹｌ側は、データ線選択信号φｙ１のハ
イレベルにより、上記歩進されたアドレス０に対応した
左側のメモリアレイＭ−ＡＲＹ１のカラムスイッチ回路
Ｃ−５ＷＩが選択され上記アドレスに対応したデータ線
が共通相補データ線ＣＤＩに結合される。これに応じて
、メインアンプ動作タイミング信号φｍａｌのみがハイ
レベルにされ、メインアンプＭＡＬが動作状態にされる
。これにより、データ入出力回路Ｉ１０のデータ出力回
路からは上記選択されたメモリセルからの記憶情報が外
部端子りへ送出される。以下、同様にしてクロック信号
ＣＬに同期して、今度は左側のロウアドレス５について
、カラムアドレス１０２３までの合計１０２４ビツトの
統み出し動作がシリアルに行われる。

以上の動作は、チップ選択信号Ｃ８がハイレベルにされ
るチップ非選択状態まで連続して行われる。これにより
、必要なら繰り返し全ビットのシリアル読み出しを行う
ことができる。このような拡張シリアルアクセスモ７ド
では、内蔵のアドレス力うンタ回路で形成したアドレス
信号を用いているで、外部端子からアドレス信号を供給
するスタティックカラムモードのようにアドレス信号の
スキニーを考慮する必要が無いから、その心高速読み出
し動作を行うことができる。また、一方のメモリアレイ
のカラム切り換え中に他方のメモリアレイの次のワード
線の切り換え動作を行うことにより、全ビットの連続読
み出しをも行うことができる。

なお、１ビツトの単位でのアクセスは、クロック信号Ｃ
Ｌがハイレベルにされた状態により行われる。この場合
には、アドレスバッファＲ，Ｃ−ＡＤＢに含まれるマル
チプレクサ回路は、外部アドレス信号側のままにされ、
外部端子から供給されたアドレス信号に従って左右のい
ずれか一方のメモリアレイＭ−ＡＲＹが選択状態にされ
、書込み／又は読み出し動作を１ビツトの単位で行うも
のである。

〔効　果〕

（１）内蔵のアドレスカウンタ回路により形成したアド
レス信号によってロウアドレス及びカラムアドレスの切
り換えを行うようにすることによって、アドレススキニ
ーを考慮することなく、高速にメモリセルの連続アクセ
スを行うことができるという効果が得られる。

（２）２つのメモリアレイのうちの一方のメモリアレイ
に対するカラム切り換え中に他方のメモリアレイの次に
アクセスすべきワード線選択動作とセンスアンプの動作
の切り換えを交互に行うことによって、全ビットにたい
する高速アクセスを行うことができるという効果が得ら
れる。

（３）拡張シリアルアクセスモードにおていは、内蔵の
アドレスカウンタ回路によりアドレス（６号を形成する
ので、外部端子のみを変化させれば良いから、ユーザー
にとって極めて扱い易いものとすることができるという
効果が得られる。

（４）外部制御信号の組み合わせにより１．ｌビフＩ・
の単位でのアクセスと拡張シリアルアクセスモード（従
来のカラムスタティックモード、ニブルモードを実質的
に包含する）との２Ｍ類のアクセス動作を選択的に行う
ことができる。これによって、多機能化を実現できるこ
とができる。

（５）外部端子から供給されたアドレス信号を初期値と
して取り込むことにより、任意のアドレスから連続的な
高速読み出しを行うことができるという効果が得られる
。

（６）上記（１）ないしく５）により、ＣＲＴ等のよう
な表示装置を用いて高精細画像を描くためのように大量
の画素データを繰り返して高速連続読み出しを行うこと
が必要とされるグラヒイックメモリに適した半導体記憶
装置を得ることができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、１ビツトの単
位でのアクセスにおいて、チップ選択信号をロウレベル
にした状態でアドレス信号の切り換えに従って内部回路
の動作に必要なタイミング信号を発生させるため、アド
レス信号変化検出回路を内蔵して、これにより上記一連
のタイミング信号を形成する内部同期式とするものであ
ってもよい。また、外部端子から供給されるアドレス信
号は、ロウアドレスストローブ信号ＲＡＳとカラムアド
レスストローブ信号ＣＡＳに同期して、共通の外部端子
から時系列的に供給させるものであってもよい。

また、メモリアレイの構成は、データ線長やワード線長
を短してその浮遊容量を減らして動作の高速化を図る等
のため、それぞれ複数のメモリマットに分割して構成す
るものであってもよい。

さらに、メモリセルの読み出し動作のための基準電圧は
、ダミーセルを用いるものの他、相補データ線を電源電
圧ＶｃｃのＶｃｃ／２にプリチャージして、このプリチ
ャージ電圧を基準電圧として用いるものであってもよい
、また、アドレスバッファやそのマルチプレクサ回路及
びアドレスカウンタ回路の具体的回路は、種々の実施形
態を採ることができるものである。なお、自動リフレッ
シュ回路等の他の付属的回路も内儀させるものであって
もよい。

〔利用分野〕

以上の説明では、主として本発明をその背景となったダ
イナミック型ＲＡＭに通用した場合について説明したが
、これに限定されるもので↓よなく例えばスタティック
型ＲＡＭ等にも同様に通用できるものである。

【図面の簡単な説明】

第１図は、この発明が適用されたダイナミック型ＲＡＭ
の一実施例を示すブロック図、第２図は、そのアドレス
バッフ１とアドレスカウンタ回路の一実施例を示す回路
図 第３図は、その動作の一例を示すタイミング図である。 Ｍ−ＡＲＹｌ、Ｍ−ＡＲＹ２・・メモリアレイ、ＳＡＩ
、ＳＡ２・・センスアンプ、Ｒ−ＡＤＢ・・ロウアドレ
スバッファ、Ｃ−３Ｗ１．Ｃ−３Ｗ２・・カラムスイッ
チ、Ｒ，Ｃ−ＡＤＢ・・アドレスバッファ、Ｒ−ＤＣＲ
ｌ、Ｒ−ＤＣＲ２・・ロウデコーダ、Ｃ−ＤＣＲ・・カ
ラムデコーダ、ＭＡＩ、ＭＡ２・・メインアンプ、ＴＯ
・・内部制御信号発生回路、Ｉｌｏ・・入出力回路、Ｃ
０ＵＮＴ・・アドレスカウンタ回路、 第１図 ＡＸ、ＡＹ　　　　　　　　Ｄ　　　　　　　　ＯＥ　
　ｃ、ｓ　　ｌ／Ｅ　ＣＬｘｍ　　　　　　ｘｔ　　　
ｘ。

Claims (1)

【特許請求の範囲】
1. １．２つに分割された第１、第２のメモリアレイと、所
   定の外部制御信号により指定された動作モード信号に従
   って外部端子から供給されたアドレス信号を初期値とし
   て取り込み、外部端子から供給されたパルスにより歩進
   動作を行うアドレスカウンタ回路と、上記動作モード信
   号に従って上記アドレスカウンタ回路により形成された
   アドレス信号をアドレスデコーダに伝えるマルチプレク
   サとを含み、上記アドレスカウンタ回路により形成され
   たアドレス信号に従って、カラム選択中の一方のメモリ
   アレイにおける最終アドレスの選択が終了すると他方の
   メモリアレイのカラム選択動作を行うともに上記一方の
   メモリアレイに対して次のアドレスのワード線選択動作
   を行うようにしてなることを特徴とする半導体記憶装置
   。 ２、上記第１、第２のメモリアレイは、ダイナミック型
   メモリセルがマトリックス配置されて構成されたもので
   あり、上記マルチプレクサはアドレスバッファの出力部
   に設けられるものであることを特徴とする特許請求の範
   囲第１項記載の半導体記憶装置。 ３、上記第１、第２のメモリアレイは、上記アドレス信
   号を初期値として取り込む時に、そのアドレス信号に従
   って共にワード線の選択動作が行われるものであること
   を特徴とする特許請求の範囲第１又は第２項記載の半導
   体記憶装置。