JPS6251093A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体記憶装置に関するもので、例えば、
周辺回路がスタティック型回路により構成されたダイナ
ミック型ＲＡＭ　（ランダム・アクセス・メモリ）に利
用して有効な技術に関するものである。

〔背景技術〕

ダイナミック型ＲＡＭにおける連続アクセス動作として
、ロウ系選択回路により１つのワード線を選択状態にし
ておいて、カラムアドレスストローブ信号ＣＡＳに同期
してカラム系のアドレス信号を変化させてデータ線を次
々に切り換えることによって、上記ワード線に結合され
たメモリセルの連続的な読み出し／書き込み動作を行う
ようにしたページモードと、カラム系選択回路をスタテ
ィック型回路により構成し、ワード線を選択状態にした
ままカラムアドレス信号を変化させてデータ線を次々に
切り換えることによって、上記ワード線に結合されたメ
モリセルの連続的な読み出し／Ｗき込み動作を行うよう
にした、いわゆるスタティックカラムモードとが公知で
ある。

前者のページモードは、カラムアドレスストローブ信号
をクロックとして外部端子から供給されるアドレス信号
の取り込みを行うので、比較的高速に連続アクセスが可
能になる反面、外部端子からクロック信号を供給する必
要がある。後者のカラムスタティックモードは、カラム
系のアドレス信号の変化させるのみで連続アクセスが可
能になる反面、外部端子から供給されるアドレス信号の
スキュー（アドレス信号の変化タイミング差）によって
その動作速度が比較的遅（なる、すなわち、多ビットか
らなるアドレス信号のうちの最も遅く変化するアドレス
信号を待ってカラム選択動作が行われることになる。こ
のように、両者には、それぞれ一長一短があり、従来の
ダイナミック型ＲＡＭは、上記いずれかの機能を持つよ
うにされるものである。

なお、上記連続アクセス機能を備えたダイナミック型Ｒ
ＡＭに関しては、例えば日経マグロウヒル社１９８３年
７月１８日付の雑誌「日経エレクトロニクスｊ第１６９
頁ないし１９３頁、■日立製作所昭和５８年９月発行「
日立ＩＣメモリデータブック」参照）。

〔発明の目的〕

この発明の目的は、動作の多機能化と高速動作化を図っ
たダイナミック型ＲＡＭを提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、外部端子から供給されるアドレス信号をその
まま伝える機能と、外部端子から供給される所定の制御
信号のエツジに同期して外部端子から供給されるアドレ
ス信号を保持するラッチ機能を備えたアドレスバッファ
を用いて、ページモードとスタティックカラムモードの
両機能を実現するものである。また、アドレスバッフ１
にマルチプレクサ機能を持たせて外部端子からのアドレ
ス信号と内部で形成されたアドレス信号とを選択的に受
は付けるようにし、これらを外部制御端子で制御して上
記内部アドレス信号による連続アクセスも行えるように
するものである。

〔実施例〕

第１図には、この発明の一実施例のダイナミック型ＲＡ
Ｍのブロック図が示されている。同図のダイナミック型
ＲＡＭは、特に制限されないが、８ピントの単位でアク
セスするダイナミック型ＲＡＭであり、公知の半導体集
積回路の製造技術によって、単結晶シリコンのような半
導体基板上において形成される。

この実施例では、特に制限されないが、メモリアレイは
、Ｍ−ＡＲＹＩ、Ｍ−ＡＲＹ２のように左右２つに分け
て配置されている。各メモリアレイＭ−ＡＲＹＩ、Ｍ−
ＡＲＹ２において、８本の相補データ線対が一組とされ
、同図においては縦方向に向かうよう形成されている。

すなわち、メモリアレイを８ブロツク（マット）に分け
て構成するのではなく、８ビツトのデータ線、同一のメ
モリアレイ内の互いに隣合う８本の相補データ線対に対
して、１つのアドレスが割り当てられ、同図では横方向
に順に配置される。このようにすることによって、メモ
リアレイ及びその周辺回路の簡素化を図ることができる
。上記メモリアレイＭ−ＡＲＹ１．Ｍ−ＡＲＹ２にマト
リックス配置されるメモリセルは、情軸記憶用のキャパ
シタとアドレス選択用のＭＯＳＦＥＴとからなる１ＭＯ
３型のダイナミック型メモリセルが用いられる。このメ
モリセルのアドレス選択用のＭＯＳＦＥＴのゲートは、
ワード線に結合され、そのドレイン（ソース）は、デー
タ線に結合される。

ロウ系アドレス選択線（ワード線）は、上記各メモリア
レイＭ−／ＲＹ１．Ｍ−ＡＲＹ２に対して左右の横方向
に向かうよう形成され、同図では縦方向に順に配置され
る。

上記相補データ線対は、カラムスイッチＣ−８Ｗｌ、Ｃ
−３Ｗ２を介して８本の共通相補データ線対ＣＤＩ、Ｃ
Ｄ２に選択的に接続される。同図おいては、上記共通相
補データ線対は横方向に走っている。これらの共通相補
データ線対ＣＤＩ。

ＣＤ２は、メインアンプＭＡＩ、ＭＡ２の入力端子にそ
れぞれ接続される。

センスアンプＳＡＩ、ＳＡ２は、上記メモリアレイの相
補データ線対の微少読み出し電圧を受け、そのタイミン
グ信号φｐａにより動作状態とされ上記読み出し電圧に
従って相補データ線対をハイレベル／ロウレベルに増幅
するものである。

ロウアドレスバッファＲ−ＡＤＢは、チップ選択信号Ｃ
Ｅに基づいて形成されたタイミング信号Ｃθにより動作
状態にされ、外部端子から供給されるｍ＋１ビツトから
なるロウ系のアドレス信号ＡＸＯ〜ＡＸｍを受け、内部
相補アドレス信号ａＯ〜ａｍ、丁Ｏ−丁ｍを形成して、
ロウアドレスデコーダＲ−ＤＣＲへ送出する。なお、以
後の説明及び図面においては、一対の内部相補アドレス
信号、例えばａＱ、ＴＯを内部相補アドレス信号土０と
表すことにする。したがって、上記内部相補アドレス信
号ａＯ〜ａｍ、ａｏ−ｗａｍは、内部相補アドレス信号
１０〜１ｍと表す。ロウアドレスデコーダＲ−ＤＣＲは
、上記アドレス信号１０〜ａｍに従って１本のワード線
をワード線選択タイミング信号φＸに同期して選択する
。

カラムアドレスバッファＣ−ＡＤＢは、後述するような
３種類の連続アクセスモードを実現するため、チップ選
択信号ＣＥに基づいて形成されたタイミング信号Ｃ６に
より動作状態にされ、外部端子から供給されるｆｉ＋ｌ
ビットからなるカラム系のアドレス信号ＡＹＯ〜ＡＹｎ
をそのまま伝える機能及び後述する内部制御信号ｃｓの
エツジに同期して上記アドレス信号Ａ　Ｙ　Ｏ−Ａ　Ｙ
　ｎを保持するラッチ機能及び４ｉＬｆｆｌするアドレ
スカウンタ回路ＡＤＣにより形成されたアドレス信号を
受は付けるマルチプレクサ機能とが設けられる。なお、
上記内部相補アドレス信号の表し方に従って、図面及び
以下の説明では、内部相補アドレス信号ａ０〜ａｎ、ａ
Ｑｘａｎを内部相補アドレス信号且０〜土ｎと表す。

カラムアドレスバッファＣ−ＡＤＢにより形成された内
部相補アドレス信号ａＯ〜ａｎ、ａＱ〜ａｎは、カラム
デコーダＣ−ＤＣＨに伝えられる。

カラムデコーダＣ−ＤＣＲは、その動作がデータ線選択
タイミング信号φｙによって制御され、それに伝えられ
たアドレス信号をデコードしてデータ線選択タイミング
信号φｙに同期して８本からなるデータ線の選択動作を
行う。

カラムスイッチＣ−３ＷＩ、Ｃ−５Ｗ２は、上記データ
線の選択信号を受け、上記８対の相補データ線を対応す
る８対の共通相補データ線に接続する。なお、同図では
、例示的に示された上記相補データ線対及び共通相補デ
ータ線対は、１本の線により実現している。

入出力回路Ｉ１０は、読み出しのためのデータ出カバ７
フアと、書込みのためのデータ入力バッファとにより構
成される。上記データ出力バッファは、読み出し時に動
作状態にされ、動作状態にされた一方のメインアンプＭ
ＡＬ又はＭＡ２の出力信号を増幅して外部端子Ｄｏ−Ｄ
？へ送出する。

また、上記データ入力バッファは、書込み動作の時に動
作状態にされ、外部端子ＤＯ〜Ｄ７から供給される書込
み信号を上記共通相補データ線対ＣＤｉ又はＣＤ２に供
給する。なお、同図ではこの書込み系の信号経路が省略
されている。上記データ出力バッファとデータ入力バッ
ファは、トライステート出力機能を持ち、それが非動作
状態におかれるとき、その出力をハイインピーダンス（
又はフローティング）状態にさせる。

内部制御信号発生回路ＴＧは、４つの外部制御信号ＣＥ
（チップイネーブル信号）、ＷＥ（ライトイネーブル信
号）、ＯＥ（出力イネーブル信号）と、Ｃ５（クロンク
ドシリアル信号）と、特に制限されないが、上記アドレ
ス信号ａＱ−ａｍ及びａＯ〜ａ　ｒｔを受けるアドレス
信号変化検出回路ＡＴＤで形成されたアドレス信号の変
化検出信号φとを受けて、その動作モードに応じたメモ
リ動作に必要な各種タイミング信号を形成して送出され
る。上記のようなアドレス信号変化検出回路ＡＴ　Ｄに
より形成された検出信号φに基づいて内部動作のための
一連のタイミングを形成することによりＲＡＭを内部同
期式により動作させる。これにより、上記のようなダイ
ナミック型メモリセルを用いたにもかかわらず、外部か
らはスタティック型ＲＡＭと同じようにアクセスするこ
とができる（いわゆる、擬似スタティック型ＲＡＭを構
成するものである）、このような動作のために、上記ア
ドレスバッファＲ−ＡＤＢ、Ｃ−ＡＤＢ及びアドレスデ
コーダＲ−ＤＣＲ，Ｃ−ＤＣＲＩ、Ｃ−ＤＣＲ２等の各
周辺回路は、ＣＭＯＳ　（相補型ＭＯ３）スタティック
型回路によって構成される。

特に制限されないが、自動リフレッシュ回路ＲＥＦＣは
、フレッシュアドレスカウンタ、タイマー等を含んでお
り、外部端子から供給されたリフレッシュ信号ＲＥＦを
ロウレベルにすることにより起動される。すなわち、内
部チップイネーブル信号へがハイレベルとされた非選択
（保持）状態において、リフレッシュ信号ＲＥＦをロウ
レベルにすると自動リフレッシュ回路ＲＥＦＣは、図示
しない制御信号によってロウアドレスバッファＲ−ＡＤ
Ｂの入力部に設けられたマルチプレクサを切り換えて、
内蔵のりフレッシュアドレスカウンタにより形成された
りフレッシュアドレス信号をロウデコーダＲ−ＤＣＲに
伝えて一本のワード線選択と、センスアンプＳＡの増幅
動作とによるリフレッシュ動作（オートリフレッシュ）
を行う。

マタ、リフレッシュ信号ＲＥＦをロウレベルにしつづけ
るとタイマーが作動して、一定時間毎にリフレッシュア
ドレスカウンタが歩進させられて、この間連続的なりフ
レッシュ動作（セルフリフレッシュ）を行うものである
。

第２図には、上記カラムアドレスバッファＣ−ＡＤＨと
アドレスカウンタ回路ＡＤＣの一実施例の回路図が示さ
れている。同図において、Ｐチャンネル部分　Ｓ　Ｆ　
ＥＴは、そのチャンネル部分に直線が付加されることに
より、ＮチャンネルＭＯＳＦＥＴと区別される。

同図には、代表として１ビット分のアドレスバッファの
単位回路が示されている。外部端子ＡＹｎから供給され
るアドレス信号は、内部チップイネーブル信号ｃｅによ
って制御されるナンド（ＮＡＮＤ）ゲート回路Ｇｌを介
してマルチプレクサ回路を構成する一方の入力端子であ
るＰチャンネルＭＯ３ＦＥＴＱ２とＮチャンネル部分　
Ｓ　Ｆ　ＥＴＱ３のゲートに供給される。上記Ｐチャン
ネルＭＯ３ＦＥＴＱ２のソースと電源電圧Ｖｃｃとの間
には、反転の制御信号乙を受けるＰチャンネルＭＯ３Ｆ
ＥＴＱＩが設けられ、ＮチャンネルＭＯ３ＦＥＴＱ３の
ソースと回路の接地電位点との間には、制御信号ｃｓを
受けるＮチャンネルＭＯ３ＦＥＴＱ４が設けられている
。なお、上記外部端子から供給されるアドレス信号ＡＹ
ｎと内部チップイネーブル信号とを受けるＣＭＯＳナン
トゲート回路に、上記制御信号ｃｓ、ｃｓを受けるスイ
ッチＭＯＳＦＥＴＱＩ、Ｑ４を付加することにより、両
回路を１つの回路として構成するものであってもよい。

上記マルチプレクサ回路の他方の入力端子であるＰチャ
ンネルＭＯＳＦＥＴＱ６とＮチャンネルＭＯ３ＦＥＴＱ
７のゲートには、アドレスカウンタ回路ＡＤＣの対応さ
れた出力信号７１°が供給される。これらのＭＯ５ＦＥ
ＴＱ６．Ｑ７にも上記同様なＰチャンネルＭＯ３ＦＥＴ
Ｑ５とＮチャンネルＭ’０３ＦＥＴＱＢがそれぞれ設け
られる。

これらのＭＯ３ＦＥ’ｌ’Ｑ５．Ｑ８のゲートは、上記
ＭＯ３ＦＥＴＱＩ、Ｑ４のゲートと交差接続されること
によって、上記制御信号ｃｓ、ｃｓが交差して供給され
る。

上記２つの回路の出力端子は共通接続され、ラッチ回路
を構成する入力回路としてのＣＭＯＳインバータ回路Ｉ
ＶＩの入力端子に接続される。この・ｆンバータ回路Ｉ
ＶＩは、クロックドインバータ回路とされ、クロック信
号φｃｓにより動作状態にされる。上記インバータ回路
ＩＶＩの出力信号は、ＣＭＯＳインバータ回路ＩＶ２の
入力端子に伝えられる。このインバータ回路ＩＶ２の出
力信号は、クロックドインバータ回路［Ｖ３を介してそ
の入力に帰還される。このクロックドインバー夕回路Ｉ
Ｖ３は、上記クロック信号φｃｓの反転信号によって動
作状態にされる。上記クロックドインバータ回路ＩＶＩ
−ＩＶ３によるラッチ回路は、その動作モードに応じて
クロックドシリアル信号Ｃ８がロウレベルからハイレベ
ルに変化するタイミングで、上記マルチプレクサ回路を
通した信号の取り込み動作と、クロックドインバータ回
路■Ｖｌが動作状態にされ、クロックドインバータ回路
ＩＶ３が非動作状態にされることにより、マルチプレク
サ回路からの信号をそのまま伝えるスタティック回路と
しての動作を行う。

上記ラッチ回路を構成するＣＭＯＳインバータ回路ＩＶ
３の出力信号は、ＣＭＯＳインバータ回路ＩＶ４の入力
端子に供給され、このインバータ回路ＩＶ４の出力端子
から、反転内部アドレス信号ａｉが送出される。このイ
ンバータ回路ＩＶ４の出力信号は、ＣＭＯＳインバータ
回路ＩＶ５の入力端子に供給され、このインバータ回路
ＩＶ５の出力端子から非反転の内部アドレス信号ａｉが
送出される。

アドレスカウンタ回路ＡＤＣは、縦列形態にされたフリ
ップフロップ回路ＦＦ０−ＦＦｎと、それぞれのフリッ
プフロップ回路ＦＦ０＝ＦＦｎのセント入力にナントゲ
ート回路ＧＯ〜Ｇｎを介してアドレスバッファＣ−ＡＤ
Ｂの内部アドレス信号ａＯｗａｎがそれぞれ供給される
。これらのゲート回路ＧＯ〜Ｇｎは、後述するように、
内部アドレス信号による高速連続動作モードにされた時
に発生されるｌショットパルスφｃｓ’　によりゲート
を開き、上記外部端子から供給されたアドレス信号と対
応したアドレス信号が初期値として各フリップフロップ
回路ＦＦＯ〜Ｆ　Ｆ　ｎに取り込まれる。また、初段の
フリップフロップ回路ＦＦＯの計数入力には、クロック
ドシリアル信号Ｃ−８に基づいて形成された内部信号ｃ
ｓのエツジ、例えばハイレベルからロウレベルへの立ち
下がり時にその計数動作を行う、フリップフロップ回路
ＦＦＯのキャリー信号は、次段ＦＦＩの計数入力に供給
される。これによって、バイナリ−カウンタ動作が行わ
れる。

次に、第３図ないし第５図にに示した各タイミング図を
参照して、上記アドレスバッファＣ−ＡＤＨとアドレス
カウンタ回路ＡＤＣの選択的な動作により実現される３
種類の連続アクセスモードを説明する。

第３図には、スタティックカラムモードによる読み出し
動作を説明するためのタイミング図が示されている。

チップイネーブル信号ＣＥがハイレベルからロウレベル
に変化するタイミングにおいて、クロックドシリアル信
号Ｃ８がハイレベルなら、外部端子から供給されるアド
レス信号ＡＹＯ〜ＡＹｎによる連続アクセスモードとさ
れる。スタティックカラムモードでは、上記クロックド
シリアル信号Ｃ５は、ハイレベルのままに維持される。

このようにすることによって、第２図に示したマルチプ
レクサ回路の制御信号ＣＳがハイレベルに、τ１がロウ
レベルに固定される。この結果、ＰチャンネルＭＯ３Ｆ
’ＥＴＱＩとＮチ中ンネルＭ　ＯＳ　Ｉ”　ＥＴＱ４が
オン状態に維持されるため、マルチプレクサ回路は外部
端子側の回路が動作状態にされる。

上記チップイネーブル信号ＣＥのロウレベルにより、内
部信号ｃａがハイレベルにされ、外部端子から供給され
るアドレス信号ＡＹＯ−ＡＹｎは、それに対応されたナ
ントゲート回路Ｇ１等と上記マルチプレクサ回路を通し
てラッチ回路を構成するクロックドインバータ回路ＩＶ
Ｉの入力に伝えられる。このとき、クロック信号φＣａ
が、例えばハイレベルに維持されることにより、クロッ
クドインバータ回路ＩＶＩが動作状態に、帰還用のクロ
ックドインバータ回路ＩＶ３が非動作状態にされる。こ
の結果、ラッチ回路は、その入力信号をそのまま伝える
バッファ回路としての動作を行うものとなる。

したがって、外部端子から供給されるロウ系のアドレス
信号ＡＸとカラム系のアドレス信号ＡＶにより、メモリ
セルの選択動作が行われる０例えば、図示しないが、ラ
イトイネーブル信号ＷＥがハイレベルの読み出し動作の
時、出力イネーブル信号ＯＥがロウレベルにされると、
選択されたメモリセルの記憶情報Ｄｏｕｔが外部端子り
へ送出される。上記状態において、カラム系のアドレス
信号ｐ、Ｙ　（ＡＹＯ−ＡＹｎ）を変化させると、上記
アドレスバッファＣ−ＡＤＢがこれに応答して内部アド
レス信号を変化させる。これにより、カラムデコーガＣ
−ＤＣＲ１又はＣ−Ｄ　ＣＲ２がそれを解読してカラム
スイッチ回路の切り換えが行われ、その都度切り換えら
れたメモリアレ、イの相補データ線の信号が外部端子り
へ送出される。以上がスタティックカラムモードでの読
み出し動作である。このスタティックカラムモードでは
、任意のタイミングでのアドレス切り換えによる連続ア
クセスが可能にされる。なお、書込み動作の場合には、
上記アドレス信号ＡＹの変化に同期して外部端子りへ書
込み信号Ｄｉｎを供給することによって、連続的な書込
み動作が実行される。

第４図には、ページモードによる読み出し動作を説明す
るためのタイミング図が示されている。

」−記聞様に、チップイネーブル信号ＧＥがハイレベル
からロウレベルに変化するタイミングにおいて、クロッ
クドシリアル信号ｃｓがハイレベルなら、外部端子から
供給されるアドレス信号ＡＹＯ〜ＡＹｎによる連続アク
セスモードとされる。

上記クロックドシリアル信号Ｃ８は、最初の１サイクル
期間においてハイレベルのままに維持される。これによ
り、上記スタティックカラムモードと同様に、最初の８
ビット分の読み出し動作が行われる。ページモードでは
、高速アクセスを実現するため、カラム系のアドレス切
り換えをクロック信号により同期して行う、この実施例
では、上記クロックドシリアル信号Ｃ８が上記アドレス
切り換えのためのクロック信号として使用される。

すなわち、クロックドシリアル信号ｃｓをロウレベルに
すると、ランチ回路の入力インバータ回路ＩＶＩが非動
作状態に、帰還用インバータ回路■ｖ３が動作状態にさ
れる。これにより、外部端子から供給されるアドレス信
号ＡＹが無効にされ、前に取り込んだアドレス信号を一
旦保持する。次に、クロックドシリアル信号Ｃ８をロウ
レベルからハイレベルに変化させると、このタイミング
において、一時的に入力用インバータ回路ＩＶＩが動作
状態に、帰還用インバータ回路ＩＶ３が非動作状態にさ
れる。この結果、上記クロックドシリアル信号Ｃ８のハ
イレベルへの立ち上がりエツジにおいて、外部端子から
供給されたアドレス信号ＡＹ（ＡＹＯ〜ＡＹｎ）の取り
込みと保持が行われ、このラッチ回路の出力信号により
内部アドレス信号が形成される。このようなタイミング
信号による外部アドレス信号の取り込み方式により、ア
ドレス信号のスキューを考慮することなく、直ちにカラ
ム切り換えを行うことができるので、高速な連続アクセ
ス（ページモード）を実現できるものである。なお、書
込め動作の場合には、上記クロックドシリアル信号ｃｓ
と同期して外部端子りへ書込み信号Ｄｉｎを供給するこ
とによって、連続的な書込み動作が実行される。

第５図には、高速シリアルモード（拡張ニブルモード）
による読み出し動作を説明するためのタイミング図が示
されている。

チップイネーブル信号ＣＥがハイレベルからロウレベル
に変化するタイミングにおいて、クロックドシリアル信
号Ｃ３がロウレベルなら、内部回路で形成されるアドレ
ス信号による連続アクセスモード（高速シリアルモード
）とされる。高速シリアルモードにおいては、外部端子
から供給されるアドレス信号ＡＹの取り込みのために、
チップイネーブル信号ＯＥがロウレベルにされたタイミ
ングで一時的に第２図に示したマルチプレクサ回路の１
ｉｌＪａ信ｑｃｓがハイレベルに、乙がロウレベルにさ
れる。この結果、外部端子から供給されるアドレス信号
ＡＹの取り込みが行われ、これらのアドレス信号ＡＹは
、そのときに発生するタイミング信号φｃｓ’　によっ
てアドレスカウンタ回路ＡＤＣに初期値として取り込ま
れる。

上記クロックドシリアル信号ｃｓのロウレベルにより、
マルチプレクサ回路の制御信号ｃｓがロウレベルに、Ｃ
Ｓがハイレベルにされる結果、ＰチャンネルＭＯＳＦＥ
ＴＱ５とＮチャンネルＭＯ３ＦＥＴＱｔｌがオン状態に
なり、マルチプレクサ回路はアドレスカウンタ回路ＡＤ
Ｃ側の回路が動作状態にされる。これにより、上記取り
込まれたアドレス信号ＡＹに対応された内部アドレス信
号ａｎ″等がランチ回路に伝えられる。そして、特に制
限されないが、クロックドシリアル信号Ｃ８がハイレベ
ルにされたタイミングにおいて、カラム系の選択動作が
開始される。上記クロックドシリアル信号Ｃ３のハイレ
ベルへの立ち上がりにおいて、前記ページモードと同様
に、ラッチ回路の人力用インバータ回路ＩＶＩが一時的
に動作状態に、帰還用インバータ回路ＩＶ３が非動作状
態にされる。これにより、上記初期値アドレス信号に対
応されたアドレス信号５′等のの取り込みと保持が行わ
れ、このランチ回路の出力信号により内部アドレス信号
が形成される。このカラムデコーダ回路Ｃ−ＤＣＲ１又
はＣ−ＤＣＲ２は、このアドレス信号を解読してデータ
線選択信号を形成するので、既に取り込まれているロウ
系のアドレス信号Ａｘに従って選ばれているワード線に
結合されたメモリセルのうち、上記アドレス信号ａｎ°
等により選択されたデータ線に結合されたメモリセルか
らの記憶情報が外部端子りへ送出される。

上記クロックドシリアル信号Ｃ８をロウレベルに変化さ
せると、アドレスカウンタ回路ＡＤＣの計数動作が行わ
れ、その歩進されたアドレス信号が、上記クロックドシ
リアル信号Ｃ８のロウレベルによって制御信号ｃｓがロ
ウレベルに、丁１がハイレベルにされるため、上記同様
にラッチ回路の入力に伝えられる。クロックドシリアル
信号Ｃ８をロウレベルからハイレベルに変化させると、
このタイミングにおいて、ラッチ回路が上記歩進された
アドレス信号の取り込み保持を行うため、カラム系の内
部アドレス信号が変化される。これに応じてカラム切り
換え動作が行われ、連続読み出し動作が行われる。この
高速シリアルモードでは、前記のように外部端子からア
ドレス信号を供給するスタティックカラムモードのよう
にアドレス信号のスキューを考慮する必要が無いから、
その分高速アクセス動作を行うことができる。なお、書
込み動作のときには、上記クロックドシリアル信号に同
期して外部端子りへ書込み信号Ｄｉｎを供給すればよい
。

〔効　果〕

（１１アドレスバツフアに外部端子から供給されるアド
レス信号をそのまま伝える機能と、外部端子から供給さ
れる所定の制御信号のエツジに同期して外部端子から供
給されるアドレス信号を保持するラッチ機能を設けるこ
とにより、スタティックカラムモードのような非同期で
のアドレス切り換えによる連続アクセスモードと、ペー
ジモードのような連続アクセスモードの両機能を併せ持
つ半導体記憶装置を得ることができるという効果が得ら
れる。

（２）アドレスバッファにマルチプレクサ機能を付加す
ることにより、外部端子からのアドレス信号と内部で形
成されたアドレス信号とを選択的に受は付けるようにし
、これらを外部制御端子で制御することにより、アドレ
ス信号のスキューを考慮することなく、高速にメモリセ
ルの連続アクセスを行うことができるという機能を持た
せることができるという効果が得られる。

（３）上記（１）及び／又は（２）により、２ないし３
種類の連続アクセスモードの中から、そのシステム又は
その時々の動作形態に応じて最も適切な連続アクセスモ
ードを選ぶことができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、クロックドシ
リアル信号Ｃ８は、動作モードを指示する制御信号と、
クロック信号から構成されてもよい。また、アドレスバ
ッファに設けられるマルチプレクサ回路及びソチ回路と
、アドレスカウンタ回路の具体的回路は、種々の実施形
態を採ることができるものである。

さらに、外部アドレス信号は、共通の外部端子からロウ
アドレスス］・ロープ信号ＲＡＳとカラムアドレススト
ローブ信号ＣＡＳにより時系列的に供給するものとして
もよい。この場合、カラムアドレスストローブ信号ＣＡ
Ｓに基づいて上記アトレスバッファに設けられるランチ
回路に供給されるクロック信号を形成するものとすれば
よく、上記高速シリアル動作モードとページモードとを
区別するための制御信号を追加すればよい。

〔利用分野〕

この発明は、少なくともカラム系選択回路がスタティッ
ク型回路により構成されるダイナミック型ＲＡＭの他、
スタティック型ＲＡＭ等にも同様に利用することができ
るものである。

【図面の簡単な説明】

第１図は、この発明に係るダイナミック型ＲＡＭの一実
施例を示す内部構成ブロック図、第２図は、そのアドレ
スバッファとアドレスバッファの一実施例を示す回路図
、 第３図は、その動作の１つであるスタティックカラムモ
ードを説明するためのタイミング図、第４図は、その動
作の他の１つであるページモードを説明するためのタイ
ミング図、 第５図は、その動作の更に他の１つである高速シリアル
モードを説明するためのタイミング図である。 Ｍ−ＡＲＹＩ、Ｍ−ＡＲＹ２・・メモリアレイ、ＳＡＩ
、ＳＡ２・・センスアンプ、Ｒ−ＡＤＨ・・ロウアドレ
スバッファ、Ｃ−３ＷＩ、Ｃ−５Ｗ２・・カラムスイッ
チ、Ｃ−ＡＤＢ・・カラムアドレスバッファ、Ｒ−ＤＣ
Ｒ・・ロウアドレスデコーダ、Ｃ−ＤＣＲｌ、Ｃ−ＤＣ
Ｒ２・−；ｈラムアドレスデコーダ、ＭＡｌ、ＭＡ２・
・メインアンプ、ＴＧ・・内部制御信号発生回路、ＡＴ
Ｄ・・アドレス信号変化検出回路、Ｉｌｏ・・入出力回
路、ＡＤＣ・・アドレスカウンタ回路、ＲＥＦＣ・・自
動リフレッシュ回路

Claims (1)

1. 【特許請求の範囲】 １、外部端子から供給されるアドレス信号をそのまま伝
   える機能と、外部端子から供給される所定の制御信号の
   エッジに同期して外部端子から供給されるアドレス信号
   を保持するラッチ機能を備えたアドレスバッファを含む
   ことを特徴とする半導体記憶装置。 ２、上記アドレスバッファは、カラム系のアドレス信号
   であることを特徴とする特許請求の範囲第１項記載の半
   導体記憶装置。 ３、上記アドレスバッファは、外部端子から供給される
   所定の制御信号の組み合わせにより、その動作モードが
   指示され、外部端子から供給されるアドレス信号が初期
   値とされ、所定の制御信号に従って歩進動作を行うアド
   レスカウンタ回路により形成されるアドレス信号と上記
   外部端子から供給されるアドレス信号とを選択的に伝え
   るマルチプレクサ機能を持つものであることを特徴とす
   る特許請求の範囲第１又は第２項記載の半導体記憶装置
   。