JPH0736441B2 - 縦型電界効果トランジスタの製造方法 - Google Patents
縦型電界効果トランジスタの製造方法Info
- Publication number
- JPH0736441B2 JPH0736441B2 JP61135295A JP13529586A JPH0736441B2 JP H0736441 B2 JPH0736441 B2 JP H0736441B2 JP 61135295 A JP61135295 A JP 61135295A JP 13529586 A JP13529586 A JP 13529586A JP H0736441 B2 JPH0736441 B2 JP H0736441B2
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- JP
- Japan
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- oxide film
- polysilicon
- mask
- conductivity type
- thick portion
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
- H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、縦型電界効果トランジスタ（以下、縦型MOSF
ETと記す。）の製造方法に関し、特に工程の簡略化、製
品の特性安定化及び素子の縮小化に関する。
ETと記す。）の製造方法に関し、特に工程の簡略化、製
品の特性安定化及び素子の縮小化に関する。
従来の縦型電界効果トランジスタは、第３図に示すよう
な製造方法で製造されていた。まず第３図（ａ）に示す
ように、半導体基板１上に酸化膜２を成長し、フォトリ
ソグラフィ技術を用いて、第３図（ｂ）に示すようにレ
ジスト10を形成し、酸化膜２をエッチングしてP-ベース
領域11を形成する（第３図（ｃ））。さらに第３図
（ｄ）に示すように、酸化膜形成後P-ベース領域11上に
酸化膜12を残し、第３図（ｅ）に示すようにポリシリコ
ンを成長し、フォト・リソグラフィ技術を用いて、ポリ
シリコン３を形成し、ポリシリコン３とマスク酸化膜12
をマスクにして、イオン注入10〜100keV程度のイオン注
入により（不純物ピーク深を、500〜3000Å）Ｐベース
領域５及び、N+ソース領域６を形成し、さらに第３図
（ｆ）に示すように層間絶縁膜７を形成し、フォト・リ
ソグラフィ技術を用いて窓あけを行ない、ソースアルミ
電極８を形成する。
な製造方法で製造されていた。まず第３図（ａ）に示す
ように、半導体基板１上に酸化膜２を成長し、フォトリ
ソグラフィ技術を用いて、第３図（ｂ）に示すようにレ
ジスト10を形成し、酸化膜２をエッチングしてP-ベース
領域11を形成する（第３図（ｃ））。さらに第３図
（ｄ）に示すように、酸化膜形成後P-ベース領域11上に
酸化膜12を残し、第３図（ｅ）に示すようにポリシリコ
ンを成長し、フォト・リソグラフィ技術を用いて、ポリ
シリコン３を形成し、ポリシリコン３とマスク酸化膜12
をマスクにして、イオン注入10〜100keV程度のイオン注
入により（不純物ピーク深を、500〜3000Å）Ｐベース
領域５及び、N+ソース領域６を形成し、さらに第３図
（ｆ）に示すように層間絶縁膜７を形成し、フォト・リ
ソグラフィ技術を用いて窓あけを行ない、ソースアルミ
電極８を形成する。
上述した従来の縦型電界効果トランジスタの製造方法に
おいては、ポリシリコンをマスクにして、低エネルキィ
オン注入を用いてベース領域を形成していたので、不純
物ピーク深さが、500〜3000Åとなりバック・ゲート部
には、先にベース領域と同じ導電型の不純物領域を形成
しておかなければベース領域がつながらず、耐圧が小さ
くなり、また、ベース領域間に不純物領域を形成する場
合、工程が多くなるという欠点を持っていた。
おいては、ポリシリコンをマスクにして、低エネルキィ
オン注入を用いてベース領域を形成していたので、不純
物ピーク深さが、500〜3000Åとなりバック・ゲート部
には、先にベース領域と同じ導電型の不純物領域を形成
しておかなければベース領域がつながらず、耐圧が小さ
くなり、また、ベース領域間に不純物領域を形成する場
合、工程が多くなるという欠点を持っていた。
また、Ｐベース間にすき間が発生するので、P-ベース領
域が必要なため、工程が複雑になりさらに、P-ベースと
Ｐベースを別々に形成するため、目ずれなどが発生した
場合、チャンネル部などが重なり、特性が安定しないと
いう欠点を持っていた。
域が必要なため、工程が複雑になりさらに、P-ベースと
Ｐベースを別々に形成するため、目ずれなどが発生した
場合、チャンネル部などが重なり、特性が安定しないと
いう欠点を持っていた。
本発明は、縦型MOSFETの製造方法において、ポリシリを
マスクにして、Ｐベース領域を超高エネルギ・イオンを
用いて（例えば、0.1〜5MeV）酸化膜を通して形成し、
逆に、N+ソース領域は、ポリシリ及び酸化膜をマスクと
して形成する。
マスクにして、Ｐベース領域を超高エネルギ・イオンを
用いて（例えば、0.1〜5MeV）酸化膜を通して形成し、
逆に、N+ソース領域は、ポリシリ及び酸化膜をマスクと
して形成する。
本発明の縦型電界効果トランジスタの製造方法は、半導
体基板表面にソース及びゲートを有し裏面にドレインを
有する縦型電界効果トランジスタの製造方法において、
半導体基板表面に酸化膜を厚さに段差をつけて成長する
工程と、その上にポリシリコンを成長する工程と、フォ
トリングラフィ技術を用いて酸化膜厚の厚い部分を中心
にポリシリコンをエッチングする工程と、エッチング用
マスクおよび残存ポリシリコンをマスクにして超高エネ
ルギーイオン注入を行い半導体基板と逆の導電型の第１
不純物領域を形成する工程と、さらにその第１不純物領
域内に前記残存ポリシリコン及び前記酸化膜厚の厚い部
分をマスクにして半導体基板と同じ導電型の第２不純物
領域を形成する工程とを有することを特徴とする。
体基板表面にソース及びゲートを有し裏面にドレインを
有する縦型電界効果トランジスタの製造方法において、
半導体基板表面に酸化膜を厚さに段差をつけて成長する
工程と、その上にポリシリコンを成長する工程と、フォ
トリングラフィ技術を用いて酸化膜厚の厚い部分を中心
にポリシリコンをエッチングする工程と、エッチング用
マスクおよび残存ポリシリコンをマスクにして超高エネ
ルギーイオン注入を行い半導体基板と逆の導電型の第１
不純物領域を形成する工程と、さらにその第１不純物領
域内に前記残存ポリシリコン及び前記酸化膜厚の厚い部
分をマスクにして半導体基板と同じ導電型の第２不純物
領域を形成する工程とを有することを特徴とする。
第１図は、本発明の第１実施例の断面図である。
第１図（ａ）に示すように、半導体基板１に、酸化膜２
を段差例えば、3000Å〜２μｍをつけて成長させ、その
上に第１図（ｂ）に示すようにポリシリコン３を成長
し、フォト・リソグラフィ技術を用いてエッチングし、
その上より、超高エネルギーイオン注入４（例えば0.1
〜5MkeV）を行ない、イオン注入後のピーク値が、5000
Å〜３μｍになるようにする。次にポリシリコン３及び
レジスト15をマスクにして、酸化膜２を通してＰベース
領域５を形成する（第１図（ｃ））。次に、ポリシリ３
及び、酸化膜２をマスクにして、N+ソース領域６を形成
する（第１図（ｄ））。
を段差例えば、3000Å〜２μｍをつけて成長させ、その
上に第１図（ｂ）に示すようにポリシリコン３を成長
し、フォト・リソグラフィ技術を用いてエッチングし、
その上より、超高エネルギーイオン注入４（例えば0.1
〜5MkeV）を行ない、イオン注入後のピーク値が、5000
Å〜３μｍになるようにする。次にポリシリコン３及び
レジスト15をマスクにして、酸化膜２を通してＰベース
領域５を形成する（第１図（ｃ））。次に、ポリシリ３
及び、酸化膜２をマスクにして、N+ソース領域６を形成
する（第１図（ｄ））。
以上のようにすることにより、P-領域を形成することな
く、バッグゲート部14を形成できるため、工程を簡略化
できる。また、P-ベースの大きさをセル設計時に考慮に
入れる必要がなくなるため、セルの縮小化を計ることが
できる。
く、バッグゲート部14を形成できるため、工程を簡略化
できる。また、P-ベースの大きさをセル設計時に考慮に
入れる必要がなくなるため、セルの縮小化を計ることが
できる。
第２図は、本発明の第２の実施例の縦断面図である。第
２図は、第１図のレジスト15を、アルミカバー16に変更
した例であり、他は第１の実施例と同一である。
２図は、第１図のレジスト15を、アルミカバー16に変更
した例であり、他は第１の実施例と同一である。
以上説明したように本発明は、縦型MOSFETの製造におい
て、超高エネルギーイオン注入を用いることにより、Ｐ
ベース領域は、ポリシリゲートもしくは、ポリシリ・エ
ッチング時のカバーをマスクにして、バッグ・ゲート部
酸化膜を通して形成し、N+ソース領域は、ポリシリコン
及び酸化膜をマスクにして形成する。
て、超高エネルギーイオン注入を用いることにより、Ｐ
ベース領域は、ポリシリゲートもしくは、ポリシリ・エ
ッチング時のカバーをマスクにして、バッグ・ゲート部
酸化膜を通して形成し、N+ソース領域は、ポリシリコン
及び酸化膜をマスクにして形成する。
これにより、P-ベース領域を形成しなくてよいので、工
程を簡略化でき、また、バック・ゲート面積を確保すれ
ば、P-層の拡散拡がりなどを考慮に入れることなく素子
を設計することができるため、それだけ素子の縮小化を
計ることができるという効果がある。
程を簡略化でき、また、バック・ゲート面積を確保すれ
ば、P-層の拡散拡がりなどを考慮に入れることなく素子
を設計することができるため、それだけ素子の縮小化を
計ることができるという効果がある。
第１図（ａ）〜（ｄ）は本発明の第１の実施例の工程断
面図、第２図（ａ）〜（ｄ）は本発明の第２の実施例の
工程断面図、第３図（ａ）〜（ｆ）は従来の縦型MOSFET
の工程断面図である。 １……Ｎ型半導体基板、２……酸化膜、３……ポリシ
リ、４……超高エネルギイオン注入、５……Ｐベース領
域、６……N+ソース領域、７……層間絶縁膜、８……ソ
ース・アルミ電極、９……ドレイン電極、10……フォト
・レジスト、11……P-ベース領域、12……マスク酸化
膜、13……チャンネル部、14……バック・ゲート部、15
……レジスト、16……アルミ・カバー。
面図、第２図（ａ）〜（ｄ）は本発明の第２の実施例の
工程断面図、第３図（ａ）〜（ｆ）は従来の縦型MOSFET
の工程断面図である。 １……Ｎ型半導体基板、２……酸化膜、３……ポリシ
リ、４……超高エネルギイオン注入、５……Ｐベース領
域、６……N+ソース領域、７……層間絶縁膜、８……ソ
ース・アルミ電極、９……ドレイン電極、10……フォト
・レジスト、11……P-ベース領域、12……マスク酸化
膜、13……チャンネル部、14……バック・ゲート部、15
……レジスト、16……アルミ・カバー。
Claims (1)
- 【請求項１】一導電型半導体基板表面に厚い部分を有す
る酸化膜を形成する工程と、前記酸化膜上にポリシリコ
ンを成長する工程と、前記厚い部分を中心に含む所定の
領域の前記ポリシリコンを選択的にエッチングし除去す
る工程と、前記エッチングに用いたマスクと残存ポリシ
リコンをマスクとして、前記厚い部分を通すエネルギー
でイオン注入を行い、前記厚い部分を含む前記酸化膜下
の前記一導電型半導体基板中に逆導電型不純物を導入し
逆導電型ベース領域を形成する工程と、前記残存ポリシ
リコンと前記酸化膜の前記厚い部分をマスクとして一導
電型不純物を導入し前記逆導電型ベース領域内に一導電
型ソース領域を形成する工程とを有することを特徴とす
る縦型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61135295A JPH0736441B2 (ja) | 1986-06-10 | 1986-06-10 | 縦型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61135295A JPH0736441B2 (ja) | 1986-06-10 | 1986-06-10 | 縦型電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62291066A JPS62291066A (ja) | 1987-12-17 |
| JPH0736441B2 true JPH0736441B2 (ja) | 1995-04-19 |
Family
ID=15148358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61135295A Expired - Fee Related JPH0736441B2 (ja) | 1986-06-10 | 1986-06-10 | 縦型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0736441B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5187117A (en) * | 1991-03-04 | 1993-02-16 | Ixys Corporation | Single diffusion process for fabricating semiconductor devices |
| CN102484073B (zh) | 2009-07-31 | 2015-07-22 | 富士电机株式会社 | 半导体装置的制造方法以及半导体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61158180A (ja) * | 1984-12-28 | 1986-07-17 | Tdk Corp | Ｍｉｓ型半導体装置の製造方法 |
-
1986
- 1986-06-10 JP JP61135295A patent/JPH0736441B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62291066A (ja) | 1987-12-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |