JPH0736473A - 記憶回路 - Google Patents

Abstract

(57)【要約】 【目的】 メモリの複数のアドレスに対し同時にアクセ
スする。 【構成】 コントローラ３２により、アドレスカウンタ
３４、３５を１つのカウンタとして用いるか、２つの別
々のカウンタとして用いるかを制御する。すなわち、１
つのカウンタとして用いる場合には、メモリ３０に対す
るアクセスが終わった後に、メモリ３１をアクセスし、
２つのカウンタとして用いる場合には、２つのアドレス
カウンタ３４、３５からの出力により２つのアドレスに
アクセスする。これによりメモリ３０、３１を必要に応
じて１つのメモリまたは２つのメモリに切り換えて利用
することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、オーディオ機器のサラ
ウンド音の生成のために用いる遅延回路等において利用
される記憶回路に関する。

【０００２】

【従来の技術】従来より、オーディオ機器のサラウンド
音は、再生音を所定時間遅延させたものを減衰させて重
畳させて生成している。そして、再生する際のモードと
して、スタジアムモードやチャーチモード等があり、そ
れぞれ異なった手法で遅延させた再生音を重畳させてい
る。

【０００３】このような用途に使用する遅延回路とし
て、図４に示すようなものがある。この回路では、アナ
ログの再生信号をＡ／Ｄ変換器１０において、一旦デジ
タルデータに変換し、これをメモリ１２に記憶する。ま
た、メモリ１２から読み出したデータをＤ／Ａ変換器１
４においてアナログデータに再度変換する。そして、こ
の回路においては、メモリ１２への書き込み時間と読み
出し時間とを異ならせるため、この差が遅延時間とな
る。

【０００４】すなわち、メモリ１２に対し、アドレス順
にデータを書き込み、所定時間分アドレスが離れた場所
（所定時間前のデータか書き込まれている場所）のデー
タを順次読み出すことにより、所定の遅延時間の信号を
得ることができる。

【０００５】ところが、例えばチャーチモードの場合
は、教会のような反響の多数ある再生音を必要とする。
従って、多数回の反響による遅延時間が必要であり、遅
延信号が加算された信号を遅延した信号を生成し、これ
をさらに重畳しなければならない。このため、複数の信
号の遅延信号が必要となる。一方、スタジアムモードの
場合は広い空間での反響を作らねばならず大きな遅延時
間の信号が必要となる。従って、チャーチモードの場合
には、複数の遅延回路が必要であり、複数のメモリが必
要であり、スタジアムモードの場合には、大きな容量の
メモリが必要となる。そこで、大きな容量のメモリを複
数設けることにより、すべてのモードに対応していた。

【０００６】

【発明が解決しようとする課題】しかし、チャーチモー
ドの際には、遅延時間は短いため、メモリの容量はそれ
ほど大きい必要はない。また、スタジアムモードの際に
は、メモリは１つだけでよい。従って、モードに応じ
て、メモリの不要部分が生じ、メモリを有効利用できな
いという問題点があった。

【０００７】本発明は、上記問題点を解決することを課
題としてなされたものであり、複数の遅延信号や大きな
遅延時間の信号を効率的に得ることができる記憶回路を
提供することを目的とする。

【０００８】

【課題を解決するための手段】本発明に係る記憶回路
は、データを記憶するメモリと、所定のクロックをカウ
ントし上記メモリに対するアクセスアドレスを決定する
アドレス決定手段と、このアドレス決定手段を制御して
複数のアドレスを出力するか単一のアドレスを出力する
かを制御するコントロール手段とを有し、メモリの複数
箇所に順次アクセスするか単一箇所に順次アクセスする
かが切り換え可能であることを特徴とする。

【０００９】

【作用】このように、アドレス決定手段が、コントロー
ル手段の制御により複数アドレスまたは単一アドレスに
アクセスする。従って、複数アドレス同時にアクセスす
ることにより、メモリの異なったアドレスに同時にアク
セスすることができ、メモリを複数のものとして並列し
て使用することができる。また、単一アドレスにアクセ
スすることにより、メモリを１つとして、大きな容量の
ものとして利用することができる。これによって、チャ
ーチモードの時にはメモリを小さな容量の複数のものと
して利用し、スタジアムモードの時にはメモリを大きな
容量の１つのものとして利用することができる。従っ
て、メモリを有効に利用して、全体として、メモリの容
量を小さくすることができる。

【００１０】

【実施例】以下、本発明の実施例について、図面に基づ
いて説明する。図１は、実施例の記憶回路の全体構成を
示すブロック図であり、２つのメモリ３０、３１がデー
タを記憶する。このメモリ３０、３１としては、例えば
ＤＲＡＭが利用される。コントローラ３２は、入力され
てくる１系統または２系統のデジタルデータをメモリ３
０、３１に供給する。また、メモリ３０、３１に対する
アクセスアドレスを決定するために、２つのアドレスカ
ウンタ３４、３５が設けられており、アドレスカウンタ
３４、３５の値をアドレスバスを介しアドレスデコーダ
３６、３７に供給すると共に、コントローラ３２が入力
データをデータバスにセットすることによって、メモリ
３０、３１の該当するアドレスに入力データを書き込
む。そして、コントローラ３２が２系統の入力データを
受入れ、メモリ３０、３１に並列して書き込む場合に
は、アドレスカウンタ３４、３５は独自にアクセスアド
レスをカウント出力し、コントローラ３２が１系統の入
力データを受入れ、メモリ３０、３１に順次データを書
き込む場合には、アドレスカウンタ３４、３５がシリア
ルなアクセスアドレスを出力する。

【００１１】そして、コントローラ３２は、１系統のデ
ータを受入れ、メモリ３６または３７に供給するモード
と、２系統のデータを受入れ、これらをそれぞれメモリ
３６、３７に別々に供給するモードを有している。

【００１２】例えば、１系統のデータを書き込む場合に
は、２つのアドレスカウンタ３４、３５の出力をシリア
ルに利用し、メモリ３０、３１を１つのメモリとして使
用する。この場合、アドレスカウンタ３４の出力Ｂ１，
Ｂ２，Ｂ３により、メモリ３０のアドレス「０００」〜
「１１１」（８アドレス）を指定し、この後アドレスカ
ウンタ３５の出力Ｂ４，Ｂ５，Ｂ６により、メモリ３０
のアドレス「０００」〜「１１１」（８アドレス）を指
定し、ここにコントローラ３２から出力される１系統の
データを順次書き込む。従って、メモリ３０、３１はア
ドレス１６ビットのメモリとして機能する。

【００１３】そして、１系統のデータを書き込んだ場合
には、２つのアドレスカウンタ３４、３５の出力を順次
（シリアルに）利用し、２つのメモリ３０、３１を１つ
のメモリとして使用する。すなわち、アドレスカウンタ
３４の出力Ｂ１，Ｂ２，Ｂ３により、メモリ３０のアド
レス「０００」〜「１１１」（８アドレス）を指定しこ
こからデータを出力した後、アドレスカウンタ３５の出
力Ｂ４，Ｂ５，Ｂ６により、メモリ３０のアドレス「０
００」〜「１１１」（８アドレス）を指定して、ここか
らデータを出力する。従って、両メモリ３０、３１は、
１つのメモリとして機能し出力されるデータも１系統に
なる。なお、ここでのビット数の具体的数値は説明のた
めに小さくしている。

【００１４】メモリ３０、３１をこのように１つのメモ
リとして利用すると、それだけ長い時間のデータを記憶
することができ、遅延時間を長くすることができる。従
って、スタジアムモード等に有効である。

【００１５】一方、２系統のデータを書き込む場合に
は、２つのアドレスカウンタ３４、３５の出力をパラレ
ルに利用し、メモリ３０、３１を２つの別々のメモリと
して使用する。この場合、アドレスカウンタ３４の出力
Ｂ１，Ｂ２，Ｂ３により、メモリ３０のアドレス「００
０」〜「１１１」（８アドレス）を指定し、アドレスカ
ウンタ３５の出力Ｂ４，Ｂ５，Ｂ６により、メモリ３０
のアドレス「０００」〜「１１１」（８アドレス）を指
定し、ここにコントローラ３２から出力される２系統の
データを並行して書き込む。従って、メモリ３０、３１
はそれぞれアドレス８ビットのメモリとして機能する。

【００１６】そして、２系統のデータを書き込んだ場合
には、２つのアドレスカウンタ３４、３５の出力をパラ
レルに利用し、メモリ３０、３１を２つのメモリとして
使用する。この場合、アドレスカウンタ３４の出力Ｂ
１，Ｂ２，Ｂ３により、メモリ３０のアドレス「００
０」〜「１１１」（８アドレス）を指定すると同時に、
アドレスカウンタ３５の出力Ｂ４，Ｂ５，Ｂ６により、
メモリ３０のアドレス「０００」〜「１１１」（８アド
レス）を指定して、両メモリ３０、３１からの読み出し
データをパラレル出力する。

【００１７】このように、メモリ３０、３１を２つのメ
モリとして利用すると、複数の入力信号を各メモリに別
々に書き込み、別々に出力できる。このため、複数の遅
延信号を生成する場合に適しており、例えばチャーチモ
ードの際に好適である。

【００１８】ここで、メモリ３０、３１から、データを
シリアルまたはパラレルに出力するため、その出力は、
選択部３８を介し出力される。すなわち、メモリ３０、
３１の出力は、順次（シリアル）または別々（パラレ
ル）に行われ、両出力は選択部３８を介し出力される。
この選択部３８は、コントローラ３２からの出力によっ
て、メモリ３０、３１からの出力をそのままパラレル出
力するか、またはメモリ３０、３１からの出力を順次選
択して出力するかを制御する。

【００１９】また、メモリ３０、３１からの読み出しの
際のリードアドレスは、ライトアドレスより所定の値だ
け、小さなものになっている。すなわち、所定時間前に
書き込みを行ったアドレスからデータを読み出す。この
ために、カウンタ３４、３５からのアドレスバスには変
換部４０、４１が設けられており、ここで、ライトアド
レスに所定数の加算を行い、所定時間前に書き込みを行
ったアドレスを発生する。なお、この変換は、所定ビッ
トの「１」、「０」を反転することによって行うことが
できる。そして、読み出しの場合にはこの変換部４０、
４１により変換したアドレスからデータを読み出し、書
き込みの場合には、変換しないアドレスにデータを書き
込む。

【００２０】このようにして、現在書き込まれているデ
ータに対し、時間の離れたデータを得ることができる。
そして、メモリ３０、３１を１つのメモリとして利用す
ることにより、長い遅延時間のデータを得ることがで
き、これに所定の減衰を施し、遅延されていないオーデ
ィオ信号に重畳することによってスタジアムモードのオ
ーディオ信号を得ることができる。一方、メモリ３０、
３１を２つのメモリとして利用し、入力されてくるオー
ディオ信号と、すでに遅延信号が重畳された信号の２つ
の信号をメモリ３０、３１に別々に書き込み、別々に読
み出すことによって、２つの反響信号を得ることができ
る。従って、得られた反響信号に所定の減衰を施し、遅
延しないオーディオ信号に重畳することによって、２つ
の反響音を有する再生モードを達成できる。

【００２１】図２には、他の実施例の構成が示されてお
り、メモリ５０、コントローラ５２、アドレスカウンタ
６０、アドレスデコーダ６２を有しており、メモリ５０
からの出力は、２系統設けられている。そして、選択手
段６４が、２系統のデータの入力および出力を適宜切り
換える。

【００２２】図３に、選択手段６４の構成例を示す。こ
のように、選択手段６４は、２つのＡ／Ｄ変換器７０、
７２、２つのＤ／Ａ変換器７４、７６、４つの切り換え
スイッチ８０、８２、８４、８６からなっている。Ａ／
Ｄ変換器７０は入力１をデジタルデータに変換し、Ａ／
Ｄ変換器７２は入力２をデジタルデータに変換する。ま
た、Ｄ／Ａ変換器７４は、読み出しデータをアナログ信
号に変換し出力１の信号を得、Ｄ／Ａ変換器７６は、読
み出しデータをアナログ信号に変換し出力２の信号を得
る。

【００２３】そして、１系統のオーディオ入力信号（入
力１）を書き込み読み出しする場合には、スイッチ８０
を下、８６を下に設定する。スイッチ８０が下に設定さ
れることにより、Ａ／Ｄ変換器７２には信号が入力され
ない。また、スイッチ８６が下に設定されるため、出力
２には信号が出力されない。そして、スイッチ８２が上
に設定されることにより、入力１が、Ａ／Ｄ変換器７０
を介しメモリ５０の「１」〜「８」の列および「９」〜
「１６」の列に供給される。そして、アドレスデコーダ
６２からの信号により、メモリ５０の「１」〜「１６」
が順次指定することにより、入力１の信号がメモリの
「１」〜「１６」に順次書き込まれる。

【００２４】また、スイッチ８４を所定のアドレスデコ
ーダ６２からの信号によって「１」〜「８」のデータが
読み出されているときに上、「９」〜「１６」のデータ
が読み出されているときに下に設定することにより、こ
こからの信号がＤ／Ａ変換器７４でアナログ信号が出力
される。

【００２５】一方、２つのオーディオ信号（入力１、入
力２）を書き込み読み出しする場合には、スイッチ８０
を上、８２を下、８４を上、８６を上に設定する。スイ
ッチ８０が上、スイッチ８２が下に設定されることによ
り、入力１がＡ／Ｄ変換器７０によりデジタル信号に変
換され、メモリ５０の「１」〜「８」に供給されると共
に、入力２がＡ／Ｄ変換器７２でデジタル信号に変換さ
れ、メモリ５０の「９」〜「１６」に供給される。従っ
て、アドレスデコーダ６２からの信号により、入力１か
らのデータがメモリ５０の「１」〜「８」に、また入力
２がメモリ５０の「９」〜「１６」に並列して順次書き
込まれる。

【００２６】また、スイッチ８４が上に設定されている
ため、Ａ／Ｄ変換器７４には、常にモリ５０の「１」〜
「８」のデータが供給され、これがアナログ信号に変換
されて出力１に得られる。スイッチ８６が上に設定され
ているため、Ａ／Ｄ変換器７６には、常にメモリ５０の
「９」〜「１６」のデータが供給され、これがアナログ
信号に変換されて出力２に得られる。従って、アドレス
デコーダ６２からの信号により、メモリ５０の「１」〜
「８」および「９」〜「１６」に並列して指定されるこ
とによって、これらの読み出しデータが出力１、出力２
に並列して得られる。

【００２７】そして、書き込みと読み出しを例えばアド
レスの１列分異ならせることにより、これに対応した時
間だけ遅延時間が異なる。なお、変換部６１は、上述の
実施例と同様に、書き込みアドレスと、読み出しアドレ
スとを所定量だけ異ならせ、所望の遅延時間を得る。

【００２８】

【発明の効果】以上説明したように、本発明に係る記憶
回路によれば、切り換えによって、メモリを１つまたは
複数に分割して利用できる。このため、メモリを分割し
て小さな遅延時間の信号を複数得ることができ、メモリ
を１つにして長い遅延時間の信号を得ることができる。
したがって、メモリの有効利用を図ることができる。

【図面の簡単な説明】

【図１】記憶回路の全体の構成を示すブロック図であ
る。

【図２】記憶回路の他の構成例を示すブロック図であ
る。

【図３】記憶回路の選択６４の構成を示す図である。

【図４】遅延回路の概略構成を示すブロック図である。

【符号の説明】

３０，３１，５０ メモリ ３２，５２ コントローラ ３４，３２，３５，６０ アドレスカウンタ ３６，３７，６２ アドレスデコーダ ３８，６４ 選択部

Claims (1)

【特許請求の範囲】
1. 【請求項１】 データを記憶するメモリと、 所定のクロックをカウントし、上記メモリに対するアク
   セスアドレスを決定するアドレス決定手段と、 このアドレス決定手段を制御して、複数のアドレスを出
   力するか単一のアドレスを出力するかを制御するコント
   ロール手段と、 を有し、 メモリの複数箇所に順次アクセスするか単一箇所に順次
   アクセスするかが切り換え可能であることを特徴とする
   記憶回路。