JPH0736593B2 - 密着型イメ−ジセンサ - Google Patents
密着型イメ−ジセンサInfo
- Publication number
- JPH0736593B2 JPH0736593B2 JP60169979A JP16997985A JPH0736593B2 JP H0736593 B2 JPH0736593 B2 JP H0736593B2 JP 60169979 A JP60169979 A JP 60169979A JP 16997985 A JP16997985 A JP 16997985A JP H0736593 B2 JPH0736593 B2 JP H0736593B2
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- chip
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- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000012634 optical imaging Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- HCUOEKSZWPGJIM-YBRHCDHNSA-N (e,2e)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N/O)\C(N)=O HCUOEKSZWPGJIM-YBRHCDHNSA-N 0.000 description 1
- 101001109689 Homo sapiens Nuclear receptor subfamily 4 group A member 3 Proteins 0.000 description 1
- 101000598778 Homo sapiens Protein OSCP1 Proteins 0.000 description 1
- 101001067395 Mus musculus Phospholipid scramblase 1 Proteins 0.000 description 1
- 102100022673 Nuclear receptor subfamily 4 group A member 3 Human genes 0.000 description 1
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は密着型イメージセンサの構成に関する。
本発明は密着型イメージセンサにおいて、走査回路を同
じチップ上に構成したフォトダイオードアレイチップを
複数本、縦列接続して実装したことにより、コストダウ
ン、大型センサの実現、製造の容易性等々の効果を有す
るものである。
じチップ上に構成したフォトダイオードアレイチップを
複数本、縦列接続して実装したことにより、コストダウ
ン、大型センサの実現、製造の容易性等々の効果を有す
るものである。
従来例１ 特開昭59−229968に示されるように、フォトダイオード
と走査回路は別チップで構成されワイヤボンディングさ
れているものであった。
と走査回路は別チップで構成されワイヤボンディングさ
れているものであった。
従来例２ 特開昭59−86363に示されるように、CCDチップが千鳥状
に配列され、動作上同一チップとなるように光学的に結
像させているものであった。
に配列され、動作上同一チップとなるように光学的に結
像させているものであった。
しかし、従来例１では、複数個必要な別チップ構成の走
査回路のコスト及びワイヤボンディング等の実装コスト
が重さみコストが高くなる。また従来例２では光学結像
素子のコスト及び光学結像素子の実装調整コストが重さ
みコストが高くなるという問題点を有する。
査回路のコスト及びワイヤボンディング等の実装コスト
が重さみコストが高くなる。また従来例２では光学結像
素子のコスト及び光学結像素子の実装調整コストが重さ
みコストが高くなるという問題点を有する。
そこで本発明はこのような問題点を解決するもので、そ
の目的とするところは、密着型イメージセンサのコスト
ダウン、それによって大型センサを実現し、また製造の
容易な密着型イメージセンサの構成を提供するところに
ある。
の目的とするところは、密着型イメージセンサのコスト
ダウン、それによって大型センサを実現し、また製造の
容易な密着型イメージセンサの構成を提供するところに
ある。
本発明の密着型イメージセンサは、直線上に等間隔で配
列された複数のセンサと、クロック入力とスタートパル
スに基づいて前記複数のセンサを順次走査する走査回路
をそれぞれ備える第１、第２のイメージセンサチップ
と、前記第１、第２のイメージセンサチップを接続する
実装基板を備え、前記第１のイメージセンサチップの走
査終了の後に前記第２のイメージセンサチップを走査す
るようにした密着型イメージセンサにおいて、前記第
１、第２のイメージセンサチップ上の前記直線上に等間
隔に配列された複数のセンサとは異なる位置にそれぞれ
設けられたダミーセンサと、前記第１、第２のイメージ
センサチップから得られる出力信号から前記ダミーセン
サ走査による出力信号を無効化して連続データ出力を行
う手段とを備えたことを特徴とする。
列された複数のセンサと、クロック入力とスタートパル
スに基づいて前記複数のセンサを順次走査する走査回路
をそれぞれ備える第１、第２のイメージセンサチップ
と、前記第１、第２のイメージセンサチップを接続する
実装基板を備え、前記第１のイメージセンサチップの走
査終了の後に前記第２のイメージセンサチップを走査す
るようにした密着型イメージセンサにおいて、前記第
１、第２のイメージセンサチップ上の前記直線上に等間
隔に配列された複数のセンサとは異なる位置にそれぞれ
設けられたダミーセンサと、前記第１、第２のイメージ
センサチップから得られる出力信号から前記ダミーセン
サ走査による出力信号を無効化して連続データ出力を行
う手段とを備えたことを特徴とする。
本発明の密着型イメージセンサの上記の構成によれば、
複数個備えたイメージセンサチップを単一チップのよう
に取り扱うことができる。光学的には同一直線上に等間
隔でセンサを構成しているので従来例１に用いたような
セルフォックレンズアレイ等が利用できる。つまり、直
線上に等間隔で配列されて有効なビデオ出力を行う複数
のセンサとは別の位置にダミーセンサを配置することに
より、複数のイメージセンサチップを連続して並べるこ
とが可能となる。その結果、イメージセンサチップ接続
時にダミーセンサによる検出不能領域の影響を排除でき
るので、複数のイメージセンサチップの連結にも関わら
ずあたかも一本のイメージセンサの如く動作させること
ができる。そして、ダミーセンサ走査による出力信号を
無効化する手段により、有効なビデオ信号が連続したデ
ータとして出力することができる。
複数個備えたイメージセンサチップを単一チップのよう
に取り扱うことができる。光学的には同一直線上に等間
隔でセンサを構成しているので従来例１に用いたような
セルフォックレンズアレイ等が利用できる。つまり、直
線上に等間隔で配列されて有効なビデオ出力を行う複数
のセンサとは別の位置にダミーセンサを配置することに
より、複数のイメージセンサチップを連続して並べるこ
とが可能となる。その結果、イメージセンサチップ接続
時にダミーセンサによる検出不能領域の影響を排除でき
るので、複数のイメージセンサチップの連結にも関わら
ずあたかも一本のイメージセンサの如く動作させること
ができる。そして、ダミーセンサ走査による出力信号を
無効化する手段により、有効なビデオ信号が連続したデ
ータとして出力することができる。
第１図は本発明の実施例における密着型イメージセンサ
の実装図である。103の実装基板にS1,S2,S3のイメージ
センサチップを実装し、105のボンディングワイヤで接
続してある。イメージセンサチップS1とS2のビデオ出力
端子VID及びイメージセンサチップS2とS3のビデオ出力
端子VIDが103の実装基板を介してそれぞれ接続されてい
る。イメージセンサチップS1のエンドパルス端子EPとイ
メージセンサチップS2のスタートパルス端子SP、及びイ
メージセンサチップS2のエンドパルス端子EPとイメージ
センサチップS3のスタートパルス端子SPが103の実装基
板を介してそれぞれ接続されている。センサバイアス端
子VBB、クロック等入力端子群104及びイメージセンサチ
ップS1のスタートパルス端子SPにはそれぞれ実装基板10
3を介して周辺回路が接続される。クロック等入力端子
群104には走査回路101の電源端子も含まれる。
の実装図である。103の実装基板にS1,S2,S3のイメージ
センサチップを実装し、105のボンディングワイヤで接
続してある。イメージセンサチップS1とS2のビデオ出力
端子VID及びイメージセンサチップS2とS3のビデオ出力
端子VIDが103の実装基板を介してそれぞれ接続されてい
る。イメージセンサチップS1のエンドパルス端子EPとイ
メージセンサチップS2のスタートパルス端子SP、及びイ
メージセンサチップS2のエンドパルス端子EPとイメージ
センサチップS3のスタートパルス端子SPが103の実装基
板を介してそれぞれ接続されている。センサバイアス端
子VBB、クロック等入力端子群104及びイメージセンサチ
ップS1のスタートパルス端子SPにはそれぞれ実装基板10
3を介して周辺回路が接続される。クロック等入力端子
群104には走査回路101の電源端子も含まれる。
イメージセンサチップS1,S2,S3は、チップの長辺方向の
両側端に対称に（スタートパルス端子SP、エンドパルス
端子EPを省く）設けられたビデオ出力端子VID、センサ
バイアス端子VBB、クロック等入力端子群104を備え、ま
た101の走査回路、102のスイッチアレイ、D1〜D99のフ
ォトダイオードを備えている。
両側端に対称に（スタートパルス端子SP、エンドパルス
端子EPを省く）設けられたビデオ出力端子VID、センサ
バイアス端子VBB、クロック等入力端子群104を備え、ま
た101の走査回路、102のスイッチアレイ、D1〜D99のフ
ォトダイオードを備えている。
イメージセンサチップS1,S2,S3は、それぞれのフォトダ
イオードD1を省いて、等間隔で直線上にフォトダイオー
ドDnが位置するように実装基板103上に実装されてい
る。
イオードD1を省いて、等間隔で直線上にフォトダイオー
ドDnが位置するように実装基板103上に実装されてい
る。
第２図は本発明の実施例における密着型イメージセンサ
の回路図である。S.CKはセンサクロック端子、FFnはフ
リップフロップ、NORnはNORゲート、SWnはスイッチ素子
である。第２図ではイメージセンサチップS1,S2に限っ
て記載してある。フリップフロップFFn、NORゲートNOR
n、インバータで走査回路101を構成している。
の回路図である。S.CKはセンサクロック端子、FFnはフ
リップフロップ、NORnはNORゲート、SWnはスイッチ素子
である。第２図ではイメージセンサチップS1,S2に限っ
て記載してある。フリップフロップFFn、NORゲートNOR
n、インバータで走査回路101を構成している。
第３図は本発明の実施例における密着型イメージセンサ
の動作波形図である。第３図は第２図と同様にイメージ
センサチップS1,S2のみの場合について記載してある。
システムクロックCKは各イメージセンサチップS1,S2に
共通に与えられる。システムクロックが供給されている
状態でイメージセンサS1にスタートパルスSPが与えられ
ると、このスタートパルスSPはシステムクロックCKに応
じて順次フリップフロップFF1,FF2,・・・に伝達されて
いく。この結果、順次ノアゲートNOR1,NOR2,・・・が活
性化されて、SW1,SW2,・・・が順次オンとなる。これら
の結果フォトダイオードD1,D2,・・・が順次走査つまり
選択されることになる（選択パルス）。最後のフォトダ
イオードD99が選択された後、NOR100を経由したスター
トパルスSPはインバータの複数接続による遅延回路を通
過し、エンドパルスEPとして出力される。このエンドパ
ルスEPは第２のイメージセンサS2のスタートパルスSPと
なる。スタートパルスやエンドパルスはビデオ信号ライ
ンとのストレー静電容量によってビデオ信号に雑音を発
生させる。点線で囲まれたスタートパルスSP、エンドパ
ルスEPのタイミングではビデオ信号は無効な出力とな
る。S.CKはセンサクロックであり、波形の立ち上がりで
スタートパルスSPを読み込む。イメージセンサチップS1
ではS1−NOR1からS1−NOR99まで、イメージセンサチッ
プS2ではS2−NOR1からS2−NOR99までの時系列的なスイ
ッチ素子SWnの選択パルスを発生する。隣接する選択パ
ルスの立ち上がり波形と立ち下がり波形からのビデオ信
号ラインに対するストレー静電容量（スイッチ素子SWn
のゲート静電容量を含む）はほとんどバランスしている
ので、ビデオ信号に発生する雑音は抑圧される。しか
し、選択パルスS1−NOR1,S1−NOR99,S2−NOR1,S2−NOR9
9の点線で囲まれたタイミングでは雑音を抑圧する選択
パルスがないので、ビデオ信号は無効な出力となる。
の動作波形図である。第３図は第２図と同様にイメージ
センサチップS1,S2のみの場合について記載してある。
システムクロックCKは各イメージセンサチップS1,S2に
共通に与えられる。システムクロックが供給されている
状態でイメージセンサS1にスタートパルスSPが与えられ
ると、このスタートパルスSPはシステムクロックCKに応
じて順次フリップフロップFF1,FF2,・・・に伝達されて
いく。この結果、順次ノアゲートNOR1,NOR2,・・・が活
性化されて、SW1,SW2,・・・が順次オンとなる。これら
の結果フォトダイオードD1,D2,・・・が順次走査つまり
選択されることになる（選択パルス）。最後のフォトダ
イオードD99が選択された後、NOR100を経由したスター
トパルスSPはインバータの複数接続による遅延回路を通
過し、エンドパルスEPとして出力される。このエンドパ
ルスEPは第２のイメージセンサS2のスタートパルスSPと
なる。スタートパルスやエンドパルスはビデオ信号ライ
ンとのストレー静電容量によってビデオ信号に雑音を発
生させる。点線で囲まれたスタートパルスSP、エンドパ
ルスEPのタイミングではビデオ信号は無効な出力とな
る。S.CKはセンサクロックであり、波形の立ち上がりで
スタートパルスSPを読み込む。イメージセンサチップS1
ではS1−NOR1からS1−NOR99まで、イメージセンサチッ
プS2ではS2−NOR1からS2−NOR99までの時系列的なスイ
ッチ素子SWnの選択パルスを発生する。隣接する選択パ
ルスの立ち上がり波形と立ち下がり波形からのビデオ信
号ラインに対するストレー静電容量（スイッチ素子SWn
のゲート静電容量を含む）はほとんどバランスしている
ので、ビデオ信号に発生する雑音は抑圧される。しか
し、選択パルスS1−NOR1,S1−NOR99,S2−NOR1,S2−NOR9
9の点線で囲まれたタイミングでは雑音を抑圧する選択
パルスがないので、ビデオ信号は無効な出力となる。
UIDはビデオ信号波形であり、S1−D2からS1−D99,S2−D
2からS2−D99までが有効な出力となる。これは第１図に
おいて、等間隔で直線上に配置されたフォトダイオード
Dnのすべてにあたるので、すべての必要なセンサの信号
が有効なビデオ出力信号となる。積分波形はビデオ信号
を１センサ出力ごとに積分したもので、第３図のように
無効出力期間を有する。スタートパルスSPによる雑音や
ダミーセンサD1の走査による無効領域走査出力は後述の
データラッチ回路およびデータセレクタ回路により無効
出力化される。連続データ出力はイメージセンサチップ
S1のビデオ出力を２クロック周期分遅らせれば、連続し
た有効な出力が得られることを示したものである。
2からS2−D99までが有効な出力となる。これは第１図に
おいて、等間隔で直線上に配置されたフォトダイオード
Dnのすべてにあたるので、すべての必要なセンサの信号
が有効なビデオ出力信号となる。積分波形はビデオ信号
を１センサ出力ごとに積分したもので、第３図のように
無効出力期間を有する。スタートパルスSPによる雑音や
ダミーセンサD1の走査による無効領域走査出力は後述の
データラッチ回路およびデータセレクタ回路により無効
出力化される。連続データ出力はイメージセンサチップ
S1のビデオ出力を２クロック周期分遅らせれば、連続し
た有効な出力が得られることを示したものである。
第４図は本発明の実施例における密着型イメージセンサ
のシステムブロック図である。スタートパルスSP、クロ
ックCKがタイミング発生器403に入力されると各ブロッ
クに必要な制御信号を発生する。クロッフバッファ405
からセンサクロックS.CKがイメージセンサチップS1,S2,
S3に与えられ、またイメージセンサチップS1,S2,S3には
それぞれのスタートパルスSPも与えられる。イメージセ
ンサチップS1,S2,S3のビデオ信号はプリアンプ407で増
幅され、積分器408で１センサ出力毎に積分される。積
分された出力はバッファアンプ409で増幅されA/Dコンバ
ータ401でデジタル信号に変換される。A/D変換されたデ
ジタル信号はデータラッチR1,R2及びデータセレクタ402
によって連続なデータに変換され連続データ出力端子40
4に出力される。連続なデータに変換される手順は、以
下に示すとおりである。イメージセンサチップS1のビデ
オ出力が出力されている期間は、データラッチR2の出力
（データセレクタの１）がデータセレクタ402によって
選択され、イメージセンサチップS2のビデオ出力が出力
されている期間は、データラッチR1の出力（データセレ
クタの２）がデータセレクタ402によって選択され、イ
メージセンサチップS3のビデオ出力が出力されている期
間は、A/Dコンバータの出力（データセレクタの３）が
そのままデータセレクタ402によって選択される。
のシステムブロック図である。スタートパルスSP、クロ
ックCKがタイミング発生器403に入力されると各ブロッ
クに必要な制御信号を発生する。クロッフバッファ405
からセンサクロックS.CKがイメージセンサチップS1,S2,
S3に与えられ、またイメージセンサチップS1,S2,S3には
それぞれのスタートパルスSPも与えられる。イメージセ
ンサチップS1,S2,S3のビデオ信号はプリアンプ407で増
幅され、積分器408で１センサ出力毎に積分される。積
分された出力はバッファアンプ409で増幅されA/Dコンバ
ータ401でデジタル信号に変換される。A/D変換されたデ
ジタル信号はデータラッチR1,R2及びデータセレクタ402
によって連続なデータに変換され連続データ出力端子40
4に出力される。連続なデータに変換される手順は、以
下に示すとおりである。イメージセンサチップS1のビデ
オ出力が出力されている期間は、データラッチR2の出力
（データセレクタの１）がデータセレクタ402によって
選択され、イメージセンサチップS2のビデオ出力が出力
されている期間は、データラッチR1の出力（データセレ
クタの２）がデータセレクタ402によって選択され、イ
メージセンサチップS3のビデオ出力が出力されている期
間は、A/Dコンバータの出力（データセレクタの３）が
そのままデータセレクタ402によって選択される。
ダミーセンサD1選択による無効出力やスタートパルスSP
による雑音はデータセレクタの選択タイミングによりカ
ットでき、有効なセンサ出力で構成される連続データ出
力を得ることができる。
による雑音はデータセレクタの選択タイミングによりカ
ットでき、有効なセンサ出力で構成される連続データ出
力を得ることができる。
以上述べたように本発明によれば、複数のイメージセン
サチップを実装基板上に実装することにより、長大なセ
ンサ数を備える密着型イメージセンサを得ることができ
る。つまり、複数のセンサが配列される直線外にダミー
センサを配置することにより、ダミーセンサによる不検
出領域を排除できるとともに、ダミーセンサ選択による
無効出力を排除し、あたかも一本のセンサのごとく連続
データ出力を得ることができる。複数のイメージセンサ
チップを用いてもプリアンプ等の信号処理系統は１系統
で済むので、周辺回路のコストも安いという効果を有す
る。単純な構成でかつコストも安いことから大型のセン
サも容易に、製造上及びコスト的に実現できるという効
果を有する。回路的にも光学的にも特殊な処理をしてい
ないので確実性が高いという効果を有する。
サチップを実装基板上に実装することにより、長大なセ
ンサ数を備える密着型イメージセンサを得ることができ
る。つまり、複数のセンサが配列される直線外にダミー
センサを配置することにより、ダミーセンサによる不検
出領域を排除できるとともに、ダミーセンサ選択による
無効出力を排除し、あたかも一本のセンサのごとく連続
データ出力を得ることができる。複数のイメージセンサ
チップを用いてもプリアンプ等の信号処理系統は１系統
で済むので、周辺回路のコストも安いという効果を有す
る。単純な構成でかつコストも安いことから大型のセン
サも容易に、製造上及びコスト的に実現できるという効
果を有する。回路的にも光学的にも特殊な処理をしてい
ないので確実性が高いという効果を有する。
第１図は本発明の密着型イメージセンサの実装図。 第２図は本発明の密着型イメージセンサの回路図。 第３図は本発明の密着型イメージセンサの動作波形図。 第４図は本発明の密着型イメージセンサのシステムブロ
ック図。 101……走査回路 102……スイッチアレイ Dn（ｎ＝1,2,3……99）……フォトダイオード S1,S2,S3……イメージセンサチップ VID……ビデオ出力端子 EP……エンドパルス端子 103……実装基板 401……A/Dコンバータ R1,R2……データラッチ 402……データセレクタ 403……タイミング発生器
ック図。 101……走査回路 102……スイッチアレイ Dn（ｎ＝1,2,3……99）……フォトダイオード S1,S2,S3……イメージセンサチップ VID……ビデオ出力端子 EP……エンドパルス端子 103……実装基板 401……A/Dコンバータ R1,R2……データラッチ 402……データセレクタ 403……タイミング発生器
Claims (1)
- 【請求項１】直線上に等間隔で配列された複数のセンサ
と、クロック入力とスタートパルスに基づいて前記複数
のセンサを順次走査する走査回路をそれぞれ備える第
１、第２のイメージセンサチップと、前記第１、第２の
イメージセンサチップを接続する実装基板を備え、前記
第１のイメージセンサチップの走査終了の後に前記第２
のイメージセンサチップを走査するようにした密着型イ
メージセンサにおいて、 前記第１、第２のイメージセンサチップ上の前記直線上
に等間隔に配列された複数のセンサとは異なる位置にそ
れぞれ設けられたダミーセンサと、 前記第１、第２のイメージセンサチップから得られる出
力信号から前記ダミーセンサ走査による出力信号を無効
化して連続データ出力を行う手段とを備えたことを特徴
とする密着型イメージセンサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60169979A JPH0736593B2 (ja) | 1985-08-01 | 1985-08-01 | 密着型イメ−ジセンサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60169979A JPH0736593B2 (ja) | 1985-08-01 | 1985-08-01 | 密着型イメ−ジセンサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6231160A JPS6231160A (ja) | 1987-02-10 |
| JPH0736593B2 true JPH0736593B2 (ja) | 1995-04-19 |
Family
ID=15896346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60169979A Expired - Fee Related JPH0736593B2 (ja) | 1985-08-01 | 1985-08-01 | 密着型イメ−ジセンサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0736593B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03289759A (ja) * | 1990-03-08 | 1991-12-19 | Toshiba Corp | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56102168A (en) * | 1980-01-19 | 1981-08-15 | Fujitsu Ltd | Video signal processing |
-
1985
- 1985-08-01 JP JP60169979A patent/JPH0736593B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6231160A (ja) | 1987-02-10 |
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