JPH0737868A - 半導体層の形成方法 - Google Patents
半導体層の形成方法Info
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- JPH0737868A JPH0737868A JP19989493A JP19989493A JPH0737868A JP H0737868 A JPH0737868 A JP H0737868A JP 19989493 A JP19989493 A JP 19989493A JP 19989493 A JP19989493 A JP 19989493A JP H0737868 A JPH0737868 A JP H0737868A
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- film
- layer forming
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Abstract
(57)【要約】
【目的】 エッチング用反応ガスの供給過剰があって
も、これに起因するサイドエッチング部が発生しないよ
うにする。 【構成】 半導体層形成用膜１６の周囲には膜厚の厚い
ダミー半導体膜１７が形成されている。そして、フォト
レジスト膜１８をマスクとしてエッチングすると、フォ
トレジスト膜１８下に残存する半導体層形成用膜１６に
よって半導体層１９が形成されるとともに、ダミー半導
体膜１７がある程度の膜厚で残存する。このとき、エッ
チング用反応ガスの供給過剰がある場合には、この供給
過剰のエッチング用反応ガスが残存するダミー半導体膜
１７と反応することにより、フォトレジスト膜１８下の
半導体層１９の側部のエッチングがほとんど進行しない
ようにすることができる。
も、これに起因するサイドエッチング部が発生しないよ
うにする。 【構成】 半導体層形成用膜１６の周囲には膜厚の厚い
ダミー半導体膜１７が形成されている。そして、フォト
レジスト膜１８をマスクとしてエッチングすると、フォ
トレジスト膜１８下に残存する半導体層形成用膜１６に
よって半導体層１９が形成されるとともに、ダミー半導
体膜１７がある程度の膜厚で残存する。このとき、エッ
チング用反応ガスの供給過剰がある場合には、この供給
過剰のエッチング用反応ガスが残存するダミー半導体膜
１７と反応することにより、フォトレジスト膜１８下の
半導体層１９の側部のエッチングがほとんど進行しない
ようにすることができる。
Description
【０００１】
【産業上の利用分野】この発明は半導体層の形成方法に
関する。
関する。
【０００２】
【従来の技術】例えば薄膜トランジスタにおいてチャネ
ル領域およびソース・ドレイン領域となる半導体層を形
成する場合、一例として、まず図５（Ａ）に示すよう
に、ガラス基板１の上面に半導体層形成用膜２を堆積
し、半導体層形成領域（デバイス領域）３に対応する部
分の半導体層形成用膜２の上面にフォトレジスト膜４を
形成し、次いでこのフォトレジスト膜４をマスクとして
エッチングすることにより、図５（Ｂ）に示すように、
フォトレジスト膜４下以外の半導体層形成用膜２を除去
し、フォトレジスト膜４下に残存する半導体層形成用膜
２によって半導体層５を形成している。
ル領域およびソース・ドレイン領域となる半導体層を形
成する場合、一例として、まず図５（Ａ）に示すよう
に、ガラス基板１の上面に半導体層形成用膜２を堆積
し、半導体層形成領域（デバイス領域）３に対応する部
分の半導体層形成用膜２の上面にフォトレジスト膜４を
形成し、次いでこのフォトレジスト膜４をマスクとして
エッチングすることにより、図５（Ｂ）に示すように、
フォトレジスト膜４下以外の半導体層形成用膜２を除去
し、フォトレジスト膜４下に残存する半導体層形成用膜
２によって半導体層５を形成している。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
このような半導体層の形成方法では、フォトレジスト膜
４下以外の半導体層形成用膜２が除去されてガラス基板
１の上面が露出しても、エッチング用反応ガスの供給過
剰がある場合には、図６（Ａ）において矢印で示すよう
に、フォトレジスト膜４下の半導体層５の側部のエッチ
ングが進行し、図６（Ｂ）に示すように、半導体層５の
側部にサイドエッチング部６が発生することがある。こ
のような場合には、サイドエッチング部６の上側がオー
バーハングとなるので、後工程においてゲート電極やソ
ース・ドレイン電極等を含む上部配線を形成すると、サ
イドエッチング部６に対応する部分における上部配線に
断線が生じやすいという問題があった。この発明の目的
は、エッチング用反応ガスの供給過剰があっても、これ
に起因するサイドエッチング部が発生しないようにする
ことのできる半導体層の形成方法を提供することにあ
る。
このような半導体層の形成方法では、フォトレジスト膜
４下以外の半導体層形成用膜２が除去されてガラス基板
１の上面が露出しても、エッチング用反応ガスの供給過
剰がある場合には、図６（Ａ）において矢印で示すよう
に、フォトレジスト膜４下の半導体層５の側部のエッチ
ングが進行し、図６（Ｂ）に示すように、半導体層５の
側部にサイドエッチング部６が発生することがある。こ
のような場合には、サイドエッチング部６の上側がオー
バーハングとなるので、後工程においてゲート電極やソ
ース・ドレイン電極等を含む上部配線を形成すると、サ
イドエッチング部６に対応する部分における上部配線に
断線が生じやすいという問題があった。この発明の目的
は、エッチング用反応ガスの供給過剰があっても、これ
に起因するサイドエッチング部が発生しないようにする
ことのできる半導体層の形成方法を提供することにあ
る。
【０００４】
【課題を解決するための手段】この発明は、半導体層形
成領域およびその周囲に形成した半導体層形成用膜と該
半導体層形成用膜の形成領域外に形成した膜厚が前記半
導体層形成用膜の膜厚よりも厚いダミー半導体膜とを、
前記半導体層形成領域に対応する部分の前記半導体層形
成用膜上に形成した被覆物をエッチングマスクとしてエ
ッチングすることにより、前記被覆物下以外の前記半導
体層形成用膜を除去するとともに前記ダミー半導体膜の
一部を除去し、前記被覆物下に残存する前記半導体層形
成用膜によって半導体層を形成するようにしたものであ
る。
成領域およびその周囲に形成した半導体層形成用膜と該
半導体層形成用膜の形成領域外に形成した膜厚が前記半
導体層形成用膜の膜厚よりも厚いダミー半導体膜とを、
前記半導体層形成領域に対応する部分の前記半導体層形
成用膜上に形成した被覆物をエッチングマスクとしてエ
ッチングすることにより、前記被覆物下以外の前記半導
体層形成用膜を除去するとともに前記ダミー半導体膜の
一部を除去し、前記被覆物下に残存する前記半導体層形
成用膜によって半導体層を形成するようにしたものであ
る。
【０００５】
【作用】この発明によれば、被覆物下以外の半導体層形
成用膜を除去した後においてエッチング用反応ガスの供
給過剰がある場合には、この供給過剰のエッチング用反
応ガスが残存するダミー半導体膜と反応することによ
り、被覆膜下の半導体層の側部のエッチングがほとんど
進行しないようにすることができ、したがってエッチン
グ用反応ガスの供給過剰があっても、これに起因するサ
イドエッチング部が発生しないようにすることができ
る。
成用膜を除去した後においてエッチング用反応ガスの供
給過剰がある場合には、この供給過剰のエッチング用反
応ガスが残存するダミー半導体膜と反応することによ
り、被覆膜下の半導体層の側部のエッチングがほとんど
進行しないようにすることができ、したがってエッチン
グ用反応ガスの供給過剰があっても、これに起因するサ
イドエッチング部が発生しないようにすることができ
る。
【０００６】
【実施例】図１（Ａ）〜（Ｆ）および図２はそれぞれこ
の発明の一実施例を適用した薄膜トランジスタの各製造
工程を示したものである。そこで、これらの図を順に参
照しながら、この実施例における半導体層の形成方法に
ついて説明する。
の発明の一実施例を適用した薄膜トランジスタの各製造
工程を示したものである。そこで、これらの図を順に参
照しながら、この実施例における半導体層の形成方法に
ついて説明する。
【０００７】まず、図１（Ａ）に示すように、ガラス基
板１１の上面全面に半導体膜１２を形成すべき半導体層
の膜厚よりもある程度厚めに堆積し、次いで半導体層形
成領域（デバイス領域）１３よりも均等にある程度大き
めのオーバーサイズ領域１４に対応する部分以外の半導
体膜１２の上面にフォトレジスト膜１５を形成する。次
に、フォトレジスト膜１５をマスクとしてハーフエッチ
ングすることにより、図１（Ｂ）に示すように、オーバ
ーサイズ領域１４に対応する部分の半導体膜１２の膜厚
を形成すべき半導体層の膜厚と同じ膜厚とする。この状
態では、オーバーサイズ領域１４に対応する部分の半導
体膜１２によって半導体層形成用膜１６が形成され、そ
れ以外の半導体膜１２によって膜厚が半導体層形成用膜
１６の膜厚よりもある程度厚いダミー半導体膜１７が形
成されている。この後、フォトレジスト膜１５を除去す
る。
板１１の上面全面に半導体膜１２を形成すべき半導体層
の膜厚よりもある程度厚めに堆積し、次いで半導体層形
成領域（デバイス領域）１３よりも均等にある程度大き
めのオーバーサイズ領域１４に対応する部分以外の半導
体膜１２の上面にフォトレジスト膜１５を形成する。次
に、フォトレジスト膜１５をマスクとしてハーフエッチ
ングすることにより、図１（Ｂ）に示すように、オーバ
ーサイズ領域１４に対応する部分の半導体膜１２の膜厚
を形成すべき半導体層の膜厚と同じ膜厚とする。この状
態では、オーバーサイズ領域１４に対応する部分の半導
体膜１２によって半導体層形成用膜１６が形成され、そ
れ以外の半導体膜１２によって膜厚が半導体層形成用膜
１６の膜厚よりもある程度厚いダミー半導体膜１７が形
成されている。この後、フォトレジスト膜１５を除去す
る。
【０００８】次に、図１（Ｃ）に示すように、半導体層
形成領域１３に対応する部分の半導体層形成用膜１６の
上面にフォトレジスト膜（被覆物）１８を形成する。次
に、フォトレジスト膜１８をマスクとして半導体層形成
領域１３の周囲のオーバーサイズ領域１４に対応する部
分のガラス基板１１の上面が露出するまでエッチングす
ると、図１（Ｄ）に示すように、フォトレジスト膜１８
下に残存する半導体層形成用膜１６によって素子分離さ
れた半導体層１９が形成されるとともに、オーバーサイ
ズ領域１４に対応する部分以外にダミー半導体膜１７が
ある程度の膜厚で残存する。このとき、半導体層形成領
域１３の周囲のオーバーサイズ領域１４に対応する部分
のガラス基板１１の上面が露出した後において、すなわ
ちフォトレジスト膜１８下以外の半導体層形成用膜１６
を除去した後において、エッチング用反応ガスの供給過
剰がある場合には、この供給過剰のエッチング用反応ガ
スが残存するダミー半導体膜１７と反応することによ
り、フォトレジスト膜１８下の半導体層１９の側部のエ
ッチングがほとんど進行せず、このためエッチング用反
応ガス供給過剰に起因するサイドエッチング部が発生す
ることはない。この後、フォトレジスト膜１８を除去す
る。
形成領域１３に対応する部分の半導体層形成用膜１６の
上面にフォトレジスト膜（被覆物）１８を形成する。次
に、フォトレジスト膜１８をマスクとして半導体層形成
領域１３の周囲のオーバーサイズ領域１４に対応する部
分のガラス基板１１の上面が露出するまでエッチングす
ると、図１（Ｄ）に示すように、フォトレジスト膜１８
下に残存する半導体層形成用膜１６によって素子分離さ
れた半導体層１９が形成されるとともに、オーバーサイ
ズ領域１４に対応する部分以外にダミー半導体膜１７が
ある程度の膜厚で残存する。このとき、半導体層形成領
域１３の周囲のオーバーサイズ領域１４に対応する部分
のガラス基板１１の上面が露出した後において、すなわ
ちフォトレジスト膜１８下以外の半導体層形成用膜１６
を除去した後において、エッチング用反応ガスの供給過
剰がある場合には、この供給過剰のエッチング用反応ガ
スが残存するダミー半導体膜１７と反応することによ
り、フォトレジスト膜１８下の半導体層１９の側部のエ
ッチングがほとんど進行せず、このためエッチング用反
応ガス供給過剰に起因するサイドエッチング部が発生す
ることはない。この後、フォトレジスト膜１８を除去す
る。
【０００９】次に、図１（Ｅ）に示すように、半導体層
形成領域１３とオーバーサイズ領域１４との中間の中間
領域２０に対応する部分の半導体層１９の周囲にフォト
レジスト膜２１を形成する。次に、フォトレジスト膜２
１をマスクとしてエッチングすると、図１（Ｆ）に示す
ように、残存するダミー半導体膜１７が除去される。こ
の場合、半導体層１９はフォトレジスト膜２１で覆われ
ているので、エッチングされることはない。この後、フ
ォトレジスト膜２１を除去する。かくして、半導体層形
成領域１３に対応する部分のガラス基板１１の上面のみ
に半導体層１９が形成される。
形成領域１３とオーバーサイズ領域１４との中間の中間
領域２０に対応する部分の半導体層１９の周囲にフォト
レジスト膜２１を形成する。次に、フォトレジスト膜２
１をマスクとしてエッチングすると、図１（Ｆ）に示す
ように、残存するダミー半導体膜１７が除去される。こ
の場合、半導体層１９はフォトレジスト膜２１で覆われ
ているので、エッチングされることはない。この後、フ
ォトレジスト膜２１を除去する。かくして、半導体層形
成領域１３に対応する部分のガラス基板１１の上面のみ
に半導体層１９が形成される。
【００１０】以下、周知の工程を経ると、図２に示すよ
うに、薄膜トランジスタが完成する。すなわち、半導体
層１９を含むガラス基板１１の全上面にゲート絶縁膜２
２を堆積する。次に、半導体層１９の中央部（チャネル
領域１９ａ）に対応する部分のゲート絶縁膜２２の上面
にゲート電極２３を形成する。この場合、半導体層１９
の側部にサイドエッチング部が発生していないので、ゲ
ート電極２３を含むゲートライン（上部配線）に断線が
生じにくいようにすることができる。次に、ゲート電極
２３をマスクとして不純物を注入することにより、ゲー
ト電極２３下の半導体層１９をチャネル領域１９ａとす
るとともに、その両側をソース・ドレイン領域１９ｂと
する。次に、ゲート電極２３を含むゲート絶縁膜２２の
全上面に層間絶縁膜２４を堆積する。次に、ソース・ド
レイン領域１９ｂに対応する部分の層間絶縁膜２４およ
びゲート絶縁膜２２にコンタクトホール２５を形成し、
これらコンタクトホール２５の部分にソース・ドレイン
電極２６を形成する。この場合も、半導体層１９の側部
にサイドエッチング部が発生していないので、ソース・
ドレイン電極２６を含むソース・ドレインライン（上部
配線）に断線が生じにくいようにすることができる。
うに、薄膜トランジスタが完成する。すなわち、半導体
層１９を含むガラス基板１１の全上面にゲート絶縁膜２
２を堆積する。次に、半導体層１９の中央部（チャネル
領域１９ａ）に対応する部分のゲート絶縁膜２２の上面
にゲート電極２３を形成する。この場合、半導体層１９
の側部にサイドエッチング部が発生していないので、ゲ
ート電極２３を含むゲートライン（上部配線）に断線が
生じにくいようにすることができる。次に、ゲート電極
２３をマスクとして不純物を注入することにより、ゲー
ト電極２３下の半導体層１９をチャネル領域１９ａとす
るとともに、その両側をソース・ドレイン領域１９ｂと
する。次に、ゲート電極２３を含むゲート絶縁膜２２の
全上面に層間絶縁膜２４を堆積する。次に、ソース・ド
レイン領域１９ｂに対応する部分の層間絶縁膜２４およ
びゲート絶縁膜２２にコンタクトホール２５を形成し、
これらコンタクトホール２５の部分にソース・ドレイン
電極２６を形成する。この場合も、半導体層１９の側部
にサイドエッチング部が発生していないので、ソース・
ドレイン電極２６を含むソース・ドレインライン（上部
配線）に断線が生じにくいようにすることができる。
【００１１】次に、図３（Ａ）〜（Ｄ）および図４はそ
れぞれこの発明の他の実施例を適用したフォトセンサの
各製造工程を示したものである。そこで、これらの図を
順に参照しながら、この実施例における半導体層の形成
方法について説明する。なお、この実施例では、フォト
センサが下部ゲート電極および上部ゲート電極の２つの
ゲート電極を備えた構造であって、上部ゲート電極を含
む上部ゲートラインに断線が発生するのを防止する場合
について説明する。
れぞれこの発明の他の実施例を適用したフォトセンサの
各製造工程を示したものである。そこで、これらの図を
順に参照しながら、この実施例における半導体層の形成
方法について説明する。なお、この実施例では、フォト
センサが下部ゲート電極および上部ゲート電極の２つの
ゲート電極を備えた構造であって、上部ゲート電極を含
む上部ゲートラインに断線が発生するのを防止する場合
について説明する。
【００１２】まず、図３（Ａ）に示すように、ガラス基
板３１の上面の所定の個所に下部ゲート電極３２を形成
する。次に、下部ゲート電極３２を含むガラス基板３１
の全上面に下部ゲート絶縁膜３３を堆積し、次いでその
上面にアモルファスシリコンからなる半導体層形成用膜
３４を堆積し、次いでその上面に不純物をドープされた
シリコン膜３５を堆積し、次いでその上面にソース・ド
レイン電極形成用膜３６を堆積する。次に、ソース・ド
レイン電極形成用膜３６の上面のソース・ドレイン電極
を形成すべき部分にフォトレジスト膜３７を形成する。
次に、フォトレジスト膜３７をマスクとしてソース・ド
レイン電極形成用膜３６およびシリコン膜３５を連続し
てエッチングすると、図３（Ｂ）に示すように、フォト
レジスト膜３７下に残存するソース・ドレイン電極形成
用膜３６によってソース・ドレイン電極３８が形成され
る。この後、フォトレジスト膜３７を除去する。
板３１の上面の所定の個所に下部ゲート電極３２を形成
する。次に、下部ゲート電極３２を含むガラス基板３１
の全上面に下部ゲート絶縁膜３３を堆積し、次いでその
上面にアモルファスシリコンからなる半導体層形成用膜
３４を堆積し、次いでその上面に不純物をドープされた
シリコン膜３５を堆積し、次いでその上面にソース・ド
レイン電極形成用膜３６を堆積する。次に、ソース・ド
レイン電極形成用膜３６の上面のソース・ドレイン電極
を形成すべき部分にフォトレジスト膜３７を形成する。
次に、フォトレジスト膜３７をマスクとしてソース・ド
レイン電極形成用膜３６およびシリコン膜３５を連続し
てエッチングすると、図３（Ｂ）に示すように、フォト
レジスト膜３７下に残存するソース・ドレイン電極形成
用膜３６によってソース・ドレイン電極３８が形成され
る。この後、フォトレジスト膜３７を除去する。
【００１３】次に、図３（Ｃ）に示すように、ソース・
ドレイン電極３８およびその間の半導体層形成用膜３４
の上面にフォトレジスト膜３９を形成する。次に、フォ
トレジスト膜３９およびソース・ドレイン電極３８から
なる被覆物をマスクとしてエッチングするが、このと
き、同一チャンバ内においてガラス基板３１の近傍に、
ダミーガラス基板４０の上面にアモルファスシリコンか
らなるダミー半導体膜４１が形成されたものを配置して
おく。この場合、ダミー半導体膜４１の膜厚は半導体層
形成用膜３４の膜厚よりもある程度厚くなっている。そ
して、下部ゲート絶縁膜３３の上面が露出するまでエッ
チングすると、図３（Ｄ）に示すように、フォトレジス
ト膜３９およびソース・ドレイン電極３８下につまり半
導体層形成領域４２に対応する部分に残存する半導体層
形成用膜３４によって素子分離された半導体層４３が形
成されるとともに、ダミーガラス基板４０の上面にある
程度の膜厚のダミー半導体膜４１が残存する。このと
き、下部ゲート絶縁膜３３の上面が露出した後におい
て、すなわちフォトレジスト膜３９およびソース・ドレ
イン電極３８下以外の半導体層形成用膜３４を除去した
後において、エッチング用反応ガスの供給過剰がある場
合には、この供給過剰のエッチング用反応ガスがダミー
ガラス基板４０の上面に残存するダミー半導体膜４１と
反応することにより、半導体層形成領域４２に対応する
部分に残存する半導体層４３の側部のエッチングがほと
んど進行せず、このためエッチング用反応ガス供給過剰
に起因するサイドエッチング部が発生することはない。
この後、フォトレジスト膜３９を除去する。
ドレイン電極３８およびその間の半導体層形成用膜３４
の上面にフォトレジスト膜３９を形成する。次に、フォ
トレジスト膜３９およびソース・ドレイン電極３８から
なる被覆物をマスクとしてエッチングするが、このと
き、同一チャンバ内においてガラス基板３１の近傍に、
ダミーガラス基板４０の上面にアモルファスシリコンか
らなるダミー半導体膜４１が形成されたものを配置して
おく。この場合、ダミー半導体膜４１の膜厚は半導体層
形成用膜３４の膜厚よりもある程度厚くなっている。そ
して、下部ゲート絶縁膜３３の上面が露出するまでエッ
チングすると、図３（Ｄ）に示すように、フォトレジス
ト膜３９およびソース・ドレイン電極３８下につまり半
導体層形成領域４２に対応する部分に残存する半導体層
形成用膜３４によって素子分離された半導体層４３が形
成されるとともに、ダミーガラス基板４０の上面にある
程度の膜厚のダミー半導体膜４１が残存する。このと
き、下部ゲート絶縁膜３３の上面が露出した後におい
て、すなわちフォトレジスト膜３９およびソース・ドレ
イン電極３８下以外の半導体層形成用膜３４を除去した
後において、エッチング用反応ガスの供給過剰がある場
合には、この供給過剰のエッチング用反応ガスがダミー
ガラス基板４０の上面に残存するダミー半導体膜４１と
反応することにより、半導体層形成領域４２に対応する
部分に残存する半導体層４３の側部のエッチングがほと
んど進行せず、このためエッチング用反応ガス供給過剰
に起因するサイドエッチング部が発生することはない。
この後、フォトレジスト膜３９を除去する。
【００１４】次に、図４に示すように、全上面に上部ゲ
ート絶縁膜４４を堆積し、次いでその上面の所定の個所
にＩＴＯ等からなる透明な上部ゲート電極４５を形成す
る。この場合、半導体層４３の側部にサイドエッチング
部が発生していないので、上部ゲート電極４５を含む上
部ゲートライン（上部配線）に断線が生じにくいように
することができる。なお、このフォトセンサにおいて上
部ゲート電極４５を設けているのは、次の理由による。
すなわち、下部ゲート電極３２へのゲート電圧の印加に
より発生するチャネル電流を、上部ゲート電極４５への
電圧の印加と、透明な上部ゲート電極４５および上部ゲ
ート絶縁膜４４を通って半導体層４３に達する光により
誘起される電子−正孔対とによって制御するとともに、
上部ゲート電極４５の電位を、この上部ゲート電極４５
からの電界が下部ゲート電極３２からの電界によるチャ
ネル形成に対してそれを妨げる方向に働くように制御す
ると、光照射時のチャネル抵抗が下部ゲート電極３２を
ゲート電極とする薄膜トランジスタの導通状態にほぼ等
しくなるので、光照射時に流れるドレイン電流と光無照
射時のドレイン電流との差を十分大きくとって感度を向
上させることができ、また光照射時に流れるドレイン電
流の立上り特性も急俊にして動作速度も上げることがで
きるようにするためである（特開平３−８２１７１号公
報参照）。
ート絶縁膜４４を堆積し、次いでその上面の所定の個所
にＩＴＯ等からなる透明な上部ゲート電極４５を形成す
る。この場合、半導体層４３の側部にサイドエッチング
部が発生していないので、上部ゲート電極４５を含む上
部ゲートライン（上部配線）に断線が生じにくいように
することができる。なお、このフォトセンサにおいて上
部ゲート電極４５を設けているのは、次の理由による。
すなわち、下部ゲート電極３２へのゲート電圧の印加に
より発生するチャネル電流を、上部ゲート電極４５への
電圧の印加と、透明な上部ゲート電極４５および上部ゲ
ート絶縁膜４４を通って半導体層４３に達する光により
誘起される電子−正孔対とによって制御するとともに、
上部ゲート電極４５の電位を、この上部ゲート電極４５
からの電界が下部ゲート電極３２からの電界によるチャ
ネル形成に対してそれを妨げる方向に働くように制御す
ると、光照射時のチャネル抵抗が下部ゲート電極３２を
ゲート電極とする薄膜トランジスタの導通状態にほぼ等
しくなるので、光照射時に流れるドレイン電流と光無照
射時のドレイン電流との差を十分大きくとって感度を向
上させることができ、また光照射時に流れるドレイン電
流の立上り特性も急俊にして動作速度も上げることがで
きるようにするためである（特開平３−８２１７１号公
報参照）。
【００１５】
【発明の効果】以上説明したように、この発明によれ
ば、被覆物下以外の半導体層形成用膜を除去した後にお
いてエッチング用反応ガスの供給過剰がある場合には、
この供給過剰の反応ガスが残存するダミー半導体膜と反
応することにより、被覆膜下の半導体層のエッチングが
ほとんど進行しないようにすることができ、したがって
エッチング用反応ガスの供給過剰があっても、これに起
因するサイドエッチング部が発生しないようにすること
ができ、この結果後工程において形成する上部配線に断
線が生じにくいようにすることができる。
ば、被覆物下以外の半導体層形成用膜を除去した後にお
いてエッチング用反応ガスの供給過剰がある場合には、
この供給過剰の反応ガスが残存するダミー半導体膜と反
応することにより、被覆膜下の半導体層のエッチングが
ほとんど進行しないようにすることができ、したがって
エッチング用反応ガスの供給過剰があっても、これに起
因するサイドエッチング部が発生しないようにすること
ができ、この結果後工程において形成する上部配線に断
線が生じにくいようにすることができる。
【図１】（Ａ）〜（Ｆ）はそれぞれこの発明の一実施例
を適用した薄膜トランジスタの各製造工程を示す断面
図。
を適用した薄膜トランジスタの各製造工程を示す断面
図。
【図２】この薄膜トランジスタの完成した状態を示す断
面図。
面図。
【図３】（Ａ）〜（Ｄ）はそれぞれこの発明の他の実施
例を適用したフォトセンサの各製造工程を示す断面図。
例を適用したフォトセンサの各製造工程を示す断面図。
【図４】このフォトセンサの完成した状態を示す断面
図。
図。
【図５】（Ａ）および（Ｂ）は従来の半導体層の形成方
法の一例を説明するために示す断面図。
法の一例を説明するために示す断面図。
【図６】（Ａ）および（Ｂ）はこの従来例の問題点を説
明するために示す断面図。
明するために示す断面図。
１１ ガラス基板 １３ 半導体層形成領域 １４ オーバーサイズ領域 １６ 半導体層形成用膜 １７ ダミー半導体膜 １８ フォトレジスト膜（被覆物） １９ 半導体層
Claims (3)
- 【請求項１】 半導体層形成領域およびその周囲に形成
した半導体層形成用膜と該半導体層形成用膜の形成領域
外に形成した膜厚が前記半導体層形成用膜の膜厚よりも
厚いダミー半導体膜とを、前記半導体層形成領域に対応
する部分の前記半導体層形成用膜上に形成した被覆物を
エッチングマスクとしてエッチングすることにより、前
記被覆物下以外の前記半導体層形成用膜を除去するとと
もに前記ダミー半導体膜の一部を除去し、前記被覆物下
に残存する前記半導体層形成用膜によって半導体層を形
成することを特徴とする半導体層の形成方法。 - 【請求項２】 前記半導体層形成用膜と前記ダミー半導
体膜とを同一の基板上に形成したことを特徴とする請求
項１記載の半導体層の形成方法。 - 【請求項３】 前記半導体層形成用膜と前記ダミー半導
体膜とを異なる基板上に形成したことを特徴とする請求
項１記載の半導体層の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19989493A JPH0737868A (ja) | 1993-07-20 | 1993-07-20 | 半導体層の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19989493A JPH0737868A (ja) | 1993-07-20 | 1993-07-20 | 半導体層の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0737868A true JPH0737868A (ja) | 1995-02-07 |
Family
ID=16415380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19989493A Pending JPH0737868A (ja) | 1993-07-20 | 1993-07-20 | 半導体層の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0737868A (ja) |
-
1993
- 1993-07-20 JP JP19989493A patent/JPH0737868A/ja active Pending
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