JPH0738277B2

JPH0738277B2 - 半導体記憶装置

Info

Publication number: JPH0738277B2
Application number: JP17224487A
Authority: JP
Inventors: 弘岩橋
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-07-10
Filing date: 1987-07-10
Publication date: 1995-04-26
Anticipated expiration: 2010-04-26
Also published as: JPS6417296A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、読み出し専用の半導体記憶装置に関するも
ので、特にナンド構成のマスクROMに使用されるもので
ある。

（従来の技術）一般に、半導体記憶装置には種々の構造のものがある
が、製造工程の途中でデータを書き込むマスクROMは良
く知られており、広範囲に使用されている。このマスク
ROMの構成ならびに形成方法には色々な種類があるが、
大容量のマスクROMにおいては第７図に示すようなナン
ド構成のものが用いられる。すなわち、電源V_DDと接地
点間には、負荷素子として働く例えばディプレッション
型のMOSトランジスタL1,選択用のMOSトランジスタ（エ
ンハンスメント型）S1、およびメモリセル用MOSトラン
ジスタM1〜M8が直列接続される。上記MOSトランジスタL
1のゲートは、このMOSトランジスタL1と選択用MOSトラ
ンジスタS1との接続点（ノードN1）に接続され、上記選
択用MOSトランジスタS1のゲートにはメモリセル用MOSト
ランジスタM1〜M8から成るメモリブロック11を選択する
ための信号Ｘが供給される。また、上記メモリセル用MO
SトランジスタM1〜M8のゲートにはそれぞれ、このメモ
リブロック11の中の１つのメモリセル用MOSトランジス
タを選択するための信号W1〜W8が供給される。そして、
上記ノードN1の電位をセンスアンプ12に供給して増幅す
ることにより、選択したメモリセル用MOSトランジスタ
から記憶データを読み出すようになっている。

このような構成のマスクROMにあっては、メモリセル用M
OSトランジスタM1〜M8をエンハンスメント型にするか、
ディプレッション型にするかによってデータの“1",
“0"を書き込む。第７図の回路ではメモリセル用MOSト
ランジスタM2,M4がディプレッション型となっており、
今、メモリセル用MOSトランジスタM4を選択するものと
すると、第８図のタイミングチャートに示すように信号
Ｘを“1"レベル、信号W1〜W3,W5〜W8を“1"レベル、お
よび信号W4を“0"レベルに設定する。これによって、選
択用MOSトランジスタS1およびメモリセル用MOSトランジ
スタM1〜M3,M5〜M8がオン状態となる。また、メモリセ
ル用MOSトランジスタM4はディプレッション型であるの
で、このトランジスタM4もオン状態となる。従って、ノ
ードN1が放電され、これをセンスアンプ12で検出して増
幅することにより記憶データを読み出す。次に、メモリ
セル用MOSトランジスタM3を選択する場合は、信号W3を
“0"レベルに、他の信号は全て“1"レベルに設定する。
するとメモリセル用MOSトランジスタM3はエンハンスメ
ント型であるのでオフ状態となり、ノードN1の放電路が
遮断され、このノードN1は負荷MOSトランジスタL1によ
って充電される。これをセンスアンプ12で検出して増幅
することによりメモリセル用MOSトランジスタM3からデ
ータを読み出す。

しかし、このようにメモリセル用MOSトランジスタをエ
ンハンスメント型にするか、ディプレッション型にする
かでデータの“1",“0"を記憶すると、メモリセルブロ
ック11中のエンハンスメント型MOSトランジスタの数と
ディプレッション型のMOSトランジスタの数の比が異な
るとメモリセルブロック11に流れる電流の大きさが違っ
てくる。つまり、ノードN1の放電速度および放電時の
“0"レベルの電位は、直列接続されたメモリセル用MOS
トランジスタのエンハンスメント型とディプレッション
型のMOSトランジスタの数の比で異なることになる。

例えば、第９図（ａ）に示すようにメモリセルブロック
11におけるメモリセル用MOSトランジスタM1〜M7がエン
ハンスメント型で、トランジスタM8のみがディプレッシ
ョン型の場合、メモリセル用MOSトランジスタM8が選択
された時は、他の全てのトランジスタM1〜M7がエンハン
スメント型であるのでメモリセルブロック11を流れる電
流は最も少ない状態となる。一方、第９図（ｂ）に示す
ようにメモリセルブロック11を構成するメモリセル用MO
SトランジスタM1〜M8が全てディプレッション型の場合
には、メモリセル電流が最も多くなる。これは、ディプ
レッション型MOSトランジスタの閾値電圧が負であるた
め、信号W1〜W8の電位が同じであるならディプレッショ
ン型のMOSトランジスタの方がエンハンスメント型より
多くの電流を流せるためである。このため、前記第７図
に示したような回路では、上記第９図（ａ）に示したよ
うなメモリセルブロック11からデータを読み出す時が最
も放電速度が遅くなり、このようなメモリセルブロック
でデータの読み出し速度が決まってしまう欠点がある。
また、この時にメモリセルブロックを流れる電流が最も
少ないため、これに合わせて負荷トランジスタL1の電流
駆動能力も決めてやる必要があり、負荷トランジスタL1
の電流駆動能力も大きくできずノードN1の充電もまた遅
くなる欠点がある。

（発明が解決しようとする問題点）上述したように従来の半導体記憶装置では、メモリセル
ブロックを構成するメモリセル用MOSトランジスタのエ
ンハンスメント型とディプレッション型との数の比によ
りメモリセルブロックを流れる電流が異なり、メモリセ
ルブロックを構成するメモリセル用MOSトランジスタに
エンハンスメント型が多いと読み出し速度が低下する欠
点がある。また、このようなメモリセルブロックに合わ
せて負荷トランジスタの電流駆動能力を設定する必要が
あるため、たとえメモリセル用MOSトランジスタとして
ディプレッション型のものが多いメモリセルブロックで
も読み出し速度の高速化が困難である。

この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、メモリセルブロックを流れる
電流を多くとれ、読み出し速度を向上できる半導体記憶
装置を提供することである。

〔発明の構成〕

（問題点を解決するための手段）すなわち、この発明においては、上記の目的を達成する
ために、メモリセルブロックにおけるメモリセル用MOS
トランジスタに“1"または“0"の多い方のデータをディ
プレッション型に割当てるとともに、このメモリセルブ
ロックを選択する選択用MOSトランジスタとメモリセル
用MOSトランジスタとの間に、メモリセル用MOSトランジ
スタにいずれの導電型を割当てたかを記憶するビットチ
ェック用のMOSトランジスタを設けている。

（作用）このような構成によれば、メモリセルブロック中のディ
プレッション型MOSトランジスタを常に半数以上にでき
るので、メモリセルブロックを流れる電流を多くとれる
とともに、読み出し速度を向上できる。

（実施例）以下、この発明の一実施例について図面を参照して説明
する。第１図において、前記第７図と同一構成部分には
同じ符号を付しており、前記第７図における選択用MOS
トランジスタS1とメモリセル用MOSトランジスタM1との
間に、信号Ｃで導通制御されるビットチェック用MOSト
ランジスタCTを設けたものである。このビットチェック
用MOSトランジスタCTは、１つのメモリセルブロック11
中における記憶データの“1"あるいは“0"の多い方のい
ずれをディプレッション型のMOSトランジスタに割当て
たかを記憶するものである。つまり、１つのメモリセル
ブロック11毎に“1"のデータを記憶するのがディプレッ
ション型か、エンハンスメント型かを変えている。すな
わち、１つのメモリセルブロック11中の記憶データの中
で“1"の数が多ければ“1"のデータをディプレッション
型に割当て、“0"の数が多ければ“0"のデータをディプ
レッション型に割当てている。このようにすることによ
り、メモリセルブロック11中のメモリセル用MOSトラン
ジスタM1〜M8は、半数以上がディプレッション型とな
る。

以下、これについて第２図を参照しつつ詳しく説明す
る。この第２図に示す例では、メモリセルブロック11中
に８個のメモリセル用MOSトランジスタが存在する場合
における“1",“0"の数と“1",“0"に対応するトランジ
スタの種類、およびビットチェック用トランジスタの種
類を示している。例えば、no.3のように、“1"のデータ
が２個、“0"のデータが６個ある場合には、“0"のデー
タをディプレッション型（Ｄ）MOSトランジスタに、
“1"レベルのデータをエンハンスメント型（Ｅ）MOSト
ランジスタにそれぞれ割当てる。そして、これをビット
チェック用MOSトランジスタCTをエンハンスメント型に
することによって記憶する。また、no.6に示すように
“1"のデータが５個、“0"のデータが３個の場合は、
“1"のデータをディプレッション型MOSトランジスタ
に、“0"のデータをエンハンスメント型MOSトランジス
タにそれぞれ割当てる。そして、これをビットチェック
用MOSトランジスタCTをディプレッション型にすること
によって記憶する。また、no.5に示すように“1"のデー
タと“0"のデータが同じ時は、“1"のデータをディプレ
ッション型MOSトランジスタに、“0"のデータをエンハ
ンスメント型MOSトランジスタにそれぞれ割当て、ビッ
トチェック用MOSトランジスタCTをディプレッション型
にしておく。

このような構成によれば、メモリセルブロック11中のデ
ィプレッション型MOSトランジスタを常に半数以上にで
きるので、このメモリセルブロック11を流れる電流を多
くでき、且つ負荷トランジスタL1にも電流駆動能力の大
きいものを使用できるので読み出し速度を大幅に向上で
きる。

なお、第２図ではメモリセルブロック11の中に８個のメ
モリセル用MOSトランジスタを形成した場合を例に取っ
て説明したが、16個あるいは32個など他の数であっても
同様なのは言うまでもない。

第３図は、前記第１図に示したメモリセルブロック11を
マトリックス状に配列し、実際に半導体記憶装置を形成
したものである。第３図において、13，14はメモリセル
アレイで、このメモリセルアレイ13，14はさらに複数の
アレイ13₁ ，13₂ および14₁ ，14₂ に分割されている。そし
て、これらのメモリセルアレイ13，14を構成する選択用
トランジスタS1R,S2R,…およびS1L,S2L,…はそれぞれ、
行デコーダ15の出力信号X1R,X2R,…およびX1L,X2L,…で
選択的に導通制御される。また、ビットチェック用MOS
トランジスタCT1R,CT2R,…およびCT1L,CT2L,…はそれぞ
れ、行デコーダ15の出力信号C1R,C2R,…およびC1L,C2L,
…で選択的に導通制御される。同様に、メモリセル用MO
SトランジスタM1R,M2R,…,M8RおよびM1L,M2L,…,M8Lも
それぞれ、上記行デコーダ15の出力信号W11R,W12R,…,W
18RおよびW11L,W12L,…,W18Lで選択的に導通制御され
る。16は列デコーダで、この列デコーダ16の出力信号Y1
R,Y2R,…,YnRおよびY1L,Y2L,…,YnLによりセレクトゲー
トCG1R,CG2R,…,CGnRおよびCG1L,CG2L,…,CGnLが選択的
に導通制御される。上記セレクトゲートCG1R,CG2R,…,C
GnRおよびCG1L,CG2L,…,CGnLの一端はそれぞれ、各アレ
イ13₁ ，13₂ ，14₁ および14₂ 毎に共通接続され、これらの
共通接続点と電源V_DD間にはそれぞれ負荷MOSトランジス
タL1,L1,…が設けられる。上記各負荷MOSトランジスタL
1,L1,…の一端側ノードN1にはそれぞれセンスアンプ12,
12,…が接続され、アレイ13₁ に接続されたセンスアンプ
12の出力D1R、およびアレイ14₁ に接続されたセンスアン
プ12の出力D1Lはそれぞれデータ判定回路17₁に供給され
る。このデータ判定回路17₁は、インバータ18,19とＰチ
ャネル型のMOSトランジスタQ1〜Q4およびＮチャネル型
のMOSトランジスタQ5〜Q8とから成り、一方のアレイの
メモリセル用MOSトランジスタから読み出した記憶デー
タを、他方のアレイのビットチェック用MOSトランジス
タがディプレッション型かエンハンスメント型かに応じ
て反転あるいは非反転して選択したメモリセル用MOSト
ランジスタの記憶データを判定し、図示しない出力バッ
ファへ出力する。同様に、上記アレイ13₂ に接続された
センスアンプ12の出力D2R、およびアレイ14₂ に接続され
たセンスアンプ12の出力D2Lはそれぞれ、データ判定回
路17₂に供給される。このデータ判定回路17₂は、上記デ
ータ判定回路17₁と同一構成となっており、一方のアレ
イのメモリセル用MOSトランジスタから読み出した記憶
データを他方のアレイのビットチェック用MOSトランジ
スタがディプレッション型かエンハンスメント型かに応
じて反転あるいは非反転して選択したメモリセル用MOS
トランジスタの記憶データを判定し、図示しない出力バ
ッファへ出力するようになっている。

図示する如く、第３図の回路では行デコーダ15の右側と
左側に２つのメモリセルアレイ13，14が存在している
が、右側のメモリセルアレイ13のデータのビットチェッ
ク用MOSトランジスタは対応する左側のメモリセルアレ
イ14中に組込まれ、反対に左側のメモリセルアレイ14の
データのビットチェック用MOSトランジスタは対応する
右側のメモリセルアレイ13中に組込まれている。例えば
ビットチェック用MOSトランジスタCT1Rは、メモリセルM
1L〜M8Lのためのものであり、トランジスタCT1Lはメモ
リセルM1R〜M8Rのためのものである。このように第３図
の構成例では、行デコーダ15を挟んで左右対称になって
おり、左側と右側の対称の位置に存在するメモリセルブ
ロックは互いに相手に対するビットチェック用MOSトラ
ンジスタを有している。但し、これは回路的なものであ
り、パターン的には特に対称に配置する必要はない。

次に、上記のような構成の回路の動作を第４図に示す真
理値表を参照しつつ説明する。D1L,D1Rは前記第３図に
示したようにセンスアンプ12,12によって読み出された
データであり、このセンスアンプ12,12はディプレッシ
ョン型MOSトランジスタから成るメモリセルが選択され
た場合には“0"のデータを出力し、エンハンスメント型
トランジスタから成るメモリセルが選択された場合には
“1"のデータを出力するようになっている。今、アドレ
ス信号A0が“0"の時は、左側のセルアレイ14からメモリ
セルのデータが読み出され、右側のセルアレイ13からビ
ットチェックデータが読み出されるものとすると、デー
タD1Lは左側のセルアレイから、データD1Rは右側のセル
アレイからそれぞれ読み出されたデータである。そし
て、Z1はこれらのデータD1L,D1Rに基づいてデータ判定
回路17₁ から出力バッファに対して出力されるデータで
ある。第３図に示すデータ判定回路17₁ は、この真理値
表を満足するように構成されている。センスアンプ12に
よって読み出されたデータD1Lが“0"でD1Rも“0"の時
は、メモリセルの記憶データおよびビットチェックデー
タであるD1Rが“0"ゆえ、メモリセル用MOSトランジスタ
およびビットチェック用MOSトランジスタはディプレッ
ション型である。よって、前記第２図よりメモリセルは
“1"のデータを記憶している。ゆえに出力Z1は“1"とす
る。一方、センスアンプ12の出力D1Lが“1"、D1Rが“0"
の時は、メモリセル用MOSトランジスタがエンハンスメ
ント型である。また、ビットチェック用MOSトランジス
タはディプレッション型であるので、メモリセル用MOS
トランジスタは“0"を記憶しており、出力Z1は“0"とす
る。また、センスアンプ12の出力D1Lが“0"、D1Rが“1"
の時は、メモリセル用MOSトランジスタがディプレッシ
ョン型で、ビットチェック用MOSトランジスタはエンハ
ンスメント型であるゆえ、メモリセル用MOSトランジス
タは“0"を記憶しており、出力Z1は“0"とする。さら
に、センスアンプ12の出力D1L,D1Rが共に“1"の時は、
メモリセル用MOSトランジスタおよびビットチェック用M
OSトランジスタはエンハンスメント型であるので、メモ
リセル用MOSトランジスタは“1"を記憶している。従っ
て、出力Z1は“1"とする。

アドレス信号A0が“1"の場合も同様であり、D1Rがメモ
リセルデータ、D1Lがチェックデータである。このよう
に、各メモリセルブロック毎に“1"あるいは“0"を記憶
するのがエンハンスメント型MOSトランジスタであるの
かディプレッション型MOSトランジスタであるのかがビ
ットチェックデータにより識別されている。

なお、上述した説明では、アドレス信号A0が“0"の時は
左側のメモリセルアレイ14中のメモリセルからデータが
読み出され、アドレス信号A0が“1"の時は右側のメモリ
セルアレイ13中のメモリセルからデータが読み出される
ようになっているが、これに限られるものではなく、あ
るメモリセルブロックからデータを読み出す時、そのメ
モリセルブロックに対して存在するビットチェックデー
タを有するトランジスタから同時にビットチェックデー
タを読み出すように構成すれば良い。

次に、第５図を用いてメモリセルM1Rからデータを読み
出す場合を例に取って説明する。この時は、列デコーダ
16の出力信号Y2R,Y2Lは“1"、他の出力信号Y1R,Y1L,Yn
R,YnLは全て“0"である。よって、セレクトゲートCG2R,
CG2Lはオン状態となる。また、行デコーダ15の出力信号
X1R,X1Lは“1"レベルに、X2R,…、X2L,…はそれぞれ
“0"レベルに設定する。これによって、信号X2R,…、X2
L,…が供給されるMOSトランジスタS2R,…、S2L,…はオ
フ状態となる。一方、信号X1R,X1Lが供給されるMOSトラ
ンジスタS1R,S1Lはオン状態となる。選択されるメモリ
セル用MOSトランジスタM1Rに接続されるビットチェック
用MOSトランジスタを制御する信号C1Rは“1"レベルであ
り、行デコーダ15の反対側のメモリセル用MOSトランジ
スタM1Rに対応するビットチェック用MOSトランジスタCT
1Lを制御する信号C1Lは“0"レベルである。信号W11R〜W
18Rの内、選択するMOSトランジスタM1Rに対する信号W11
Rのみが“0"レベルで他の信号は全て“1"レベルとな
る。一方、これらのメモリセル用MOSトランジスタと行
デコーダ15を挟んで対抗する信号W11L〜W18Lは、全て
“1"レベルである。よって、右側のメモリセルアレイ13
では、ゲートが“0"レベルであるメモリセルM1Rの記憶
データが読み出され、センスアンプ12はこれを検出して
“1"レベルを出力する。これに対し、左側のメモリセル
アレイ14では、ゲートが“0"レベルであるビットチェッ
ク用MOSトランジスタCT1Lからデータが読み出されるこ
とになり、ビットチェック用MOSトランジスタはエンハ
ンスメント型であるので、センスアンプ12はこれを検出
して“1"レベルを出力する。よって、センスアンプ12,1
2の出力は共に“1"レベルであるので、データ判定回路1
7₁ の出力信号Z1は“1"レベルとなり、メモリセル用MOS
トランジスタM1Rの記憶データは“1"であることがわか
る。

第６図は、上述したような各信号X1R,C1R,W11R〜W18R、
X1L,C1L,W11L〜W18Lの真理値表で、この例では上記各信
号をアドレス信号A0,A1,A2,A3から生成している。すな
わち、この真理値表を満足するように回路を組めば良
い。また、信号X1R,X2R,…を出力する真理値表は示して
いないが、これは従来と同じであり、更にアドレス信号
A4,A5等のアドレスを追加してメモリセル容量に応じて
いずれか１つが選択されるようにすれば良い。また、上
記第６図では１つのメモリセルブロックが８個のメモリ
セル用MOSトランジスタから成る場合のものであるが、
例えば16個や32個のトランジスタから成る場合には、こ
れに対応してアドレス信号を追加し、同様に機能を持た
せるようにすれば良い。

このような構成によれば、１つのメモリセルブロックを
構成するメモリセル用MOSトランジスタの半数以上をデ
ィプレッション型にできるので、従来に比べてメモリセ
ルブロックを流れる電流を多く設定でき、且つ負荷MOS
トランジスタL1にも電流駆動能力の大きいものが使用で
きるのでより高速な読み出しが可能となる。

［発明の効果］以上説明したようにこの発明によれば、メモリセルブロ
ックを流れる電流を多くとれ、読み出し速度を向上でき
る半導体記憶装置が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係わる半導体記憶装置の
メモリセル部を抽出して示す回路図、第２図は上記第１
図の回路の動作を説明するための図、第３図は上記第１
図の回路を用いて構成した半導体記憶装置の回路図、第
４図ないし第６図はそれぞれ上記第３図の回路の動作を
説明するための図、第７図ないし第９図はそれぞれ従来
の半導体記憶装置について説明するための図である。 S1,S1R,S2R,…,S1L,S2L,……選択用MOSトランジスタ、M
1,M2,…,M8,M1R,M2R,…,M8R,M1L,M2L,…,M8L…メモリセ
ル用MOSトランジスタ、11…メモリブロック、CT,CT1R,C
T2R,…,CT1L,CT2L,……ビットチェック用MOSトランジス
タ、17₁ ，17₂ …データ判定回路。

Claims

【特許請求の範囲】

【請求項１】選択用トランジスタと、この選択用トラン
ジスタと基準電位間に直列に接続された複数個のメモリ
セル用トランジスタと前記選択用トランジスタとから成
るメモリセルブロックを複数個配列して構成し、前記メ
モリセル用トランジスタがエンハンスメント型かディプ
レッション型かに応じてデータを記憶する半導体記憶装
置において、前記メモリセル用トランジスタに直列接続
され、対応するメモリセルブロック中のメモリセル用ト
ランジスタに記憶データの“1"または“0"のいずれをデ
ィプレッション型に割当てたかを記憶するビットチェッ
ク用トランジスタと、前記メモリセルブロック中のメモ
リセル用トランジスタを選択する第１の選択手段と、こ
の第１の選択手段で選択されたメモリセルブロックに対
応するビットチェック用トランジスタを選択する第２の
選択手段と、前記第１の選択手段で選択したメモリセル
用トランジスタから読み出した記憶データと、前記第２
の選択手段で選択したビットチェック用トランジスタか
ら読み出したビットチェックデータとの２つのデータに
基づいて前記選択したメモリセル用トランジスタに記憶
されたデータが“1"であるのか“0"であるのかを判定し
て出力するデータ判定手段とを具備し、メモリセルブロ
ック中の直列接続された複数個のメモリセル用トランジ
スタに書き込む“1"または“0"のデータのうち、数の多
い方のデータをディプレッション型に割当てることを特
徴とする半導体記憶装置。