JPH073837B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH073837B2 JPH073837B2 JP60037520A JP3752085A JPH073837B2 JP H073837 B2 JPH073837 B2 JP H073837B2 JP 60037520 A JP60037520 A JP 60037520A JP 3752085 A JP3752085 A JP 3752085A JP H073837 B2 JPH073837 B2 JP H073837B2
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- wiring
- switch element
- shift register
- integrated circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明はチップの機能がプログラマブルな半導体集積回
路に関する。
路に関する。
近年、少量多品種の要求に伴ない次の様なLSIが出現し
ている。
ている。
（１）標準セル方式 LSI内に使用される基本的な論理機能を有する回路ブロ
ックを予め計算機に登録しておき、計算機の自動処理に
より、これらの回路ブロツクを配置・配線し、所望の最
終製品を得る。
ックを予め計算機に登録しておき、計算機の自動処理に
より、これらの回路ブロツクを配置・配線し、所望の最
終製品を得る。
（２）ゲートアレイ方式 論理ゲートを構成する基本回路を予めウエハー上にアレ
イ状に配置しておき、この上に標準セル方式と同じよう
に自動配線によって配線パターンを決定し、所望のLSI
を得る。
イ状に配置しておき、この上に標準セル方式と同じよう
に自動配線によって配線パターンを決定し、所望のLSI
を得る。
これらは完全手設計のLSIに比べて開発期間が短いもの
のリソグラフィー技術を用いた製造工程が必要であり、
設計完了からLSI完成まで数週間〜数カ月かかるという
問題がある。
のリソグラフィー技術を用いた製造工程が必要であり、
設計完了からLSI完成まで数週間〜数カ月かかるという
問題がある。
これに対し本出願人により次の方法が提案されている
（特願昭58−157718号）。
（特願昭58−157718号）。
即ち、第２図に示す如く、１つ以上の論理機能素子によ
り構成された複数の回路ブロツク1a,1b…1Nが予め専用I
Cの手法により配線工程を終了して基板に作り込まれ、
各回路ブロツクの入力信号及び出力信号が電気的にON,O
FF状態を書き込めるスイッチマトリクス上に導びかれ、
各回路ブロックの全ての入力信号にE2PROMや１ビットメ
モリーを備えたMOSFET等のスイッチ素子７を介して接続
可能となっている。３はＴ字状の信号出力用配線、４は
信号入力用配線である。
り構成された複数の回路ブロツク1a,1b…1Nが予め専用I
Cの手法により配線工程を終了して基板に作り込まれ、
各回路ブロツクの入力信号及び出力信号が電気的にON,O
FF状態を書き込めるスイッチマトリクス上に導びかれ、
各回路ブロックの全ての入力信号にE2PROMや１ビットメ
モリーを備えたMOSFET等のスイッチ素子７を介して接続
可能となっている。３はＴ字状の信号出力用配線、４は
信号入力用配線である。
この方法によれば、フィールドプログラマブルであるた
め、ユーザーが自分の手で論理機能を書き込むことによ
り、高い機能を備えた所望のLSIを著るしく早く手にす
る事ができる。しかも、ある定まった論理機能を有する
回路ブロックの入力信号と出力信号を接続するという形
式でLSIの設計を行なうことができ、ボード上での論理
設計に慣れた設計者にとっても理解し易い。
め、ユーザーが自分の手で論理機能を書き込むことによ
り、高い機能を備えた所望のLSIを著るしく早く手にす
る事ができる。しかも、ある定まった論理機能を有する
回路ブロックの入力信号と出力信号を接続するという形
式でLSIの設計を行なうことができ、ボード上での論理
設計に慣れた設計者にとっても理解し易い。
この新しい方法では、完成したLSIの入出力端子とし
て、本来LSIの動作のため必要な信号端子とスイッチマ
トリックスのON・OFF情報を書き込むための信号端子を
有する。この書き込み用信号端子により、スイッチマト
リックスのON・OFF情報を書き込むことができる。情報
がまちがいなく書き込まれているか否かを判断するのは
完成したLSIの入出力端子を用いて、複雑なテストを行
なわなければならないという問題があった。
て、本来LSIの動作のため必要な信号端子とスイッチマ
トリックスのON・OFF情報を書き込むための信号端子を
有する。この書き込み用信号端子により、スイッチマト
リックスのON・OFF情報を書き込むことができる。情報
がまちがいなく書き込まれているか否かを判断するのは
完成したLSIの入出力端子を用いて、複雑なテストを行
なわなければならないという問題があった。
この発明は上述した欠点を改良したもので、スイッチマ
トリックスのON・OFF情報がまちがいなく書き込まれて
いるか否か、またどこがまちがっているかを簡単な回路
と若干の外部端子を付加することにより、簡単なテスト
パターンで判別可能にしたLSIを提供することを目的と
する。
トリックスのON・OFF情報がまちがいなく書き込まれて
いるか否か、またどこがまちがっているかを簡単な回路
と若干の外部端子を付加することにより、簡単なテスト
パターンで判別可能にしたLSIを提供することを目的と
する。
本発明は、特願昭58−157718で示された基本的な論理機
能をもつ複数の回路ブロックの入力信号及び出力信号が
電気的にON・OFFの状態を書き込めるスイッチマトリッ
クス上に導かれ、回路ブロックのすべての出力信号がす
べての入力信号にスイッチ素子を通して接続可能となっ
ている論理回路において、該回路ブロックのすべての出
力信号と該スイッチマトリックスを電気的に切り離す第
１のスイッチ素子列と、該回路ブロックの出力線に信号
を伝える第１のシフトレジスタと、該回路ブロックの出
力線と接続している該回路ブロックの入力線の情報を読
み出すための第２のスイッチ素子列と、第２のシフトレ
ジスタにより、該スイッチマトリックスのON−OFF状態
を検査することができる。
能をもつ複数の回路ブロックの入力信号及び出力信号が
電気的にON・OFFの状態を書き込めるスイッチマトリッ
クス上に導かれ、回路ブロックのすべての出力信号がす
べての入力信号にスイッチ素子を通して接続可能となっ
ている論理回路において、該回路ブロックのすべての出
力信号と該スイッチマトリックスを電気的に切り離す第
１のスイッチ素子列と、該回路ブロックの出力線に信号
を伝える第１のシフトレジスタと、該回路ブロックの出
力線と接続している該回路ブロックの入力線の情報を読
み出すための第２のスイッチ素子列と、第２のシフトレ
ジスタにより、該スイッチマトリックスのON−OFF状態
を検査することができる。
第１のシフトレジスタを入力線に、第２のシフトレジス
タを出力線につなぐようにしてもよい。
タを出力線につなぐようにしてもよい。
本発明により、所望の論理機能をもつ論理集積回路を容
易に実現できる半導体集積回路において所望の論理機能
を実現する際に用いる書き換え可能なスイッチマトリッ
クスが所望したとおりに書き込まれているか否かを、簡
単な回路と若干の外部端子を付加することにより簡単な
テストパターンにより検査することができる。また、ど
こが誤まっていたかも知ることが出来るので、スイッチ
マトリックスの書き換えが要易になる。
易に実現できる半導体集積回路において所望の論理機能
を実現する際に用いる書き換え可能なスイッチマトリッ
クスが所望したとおりに書き込まれているか否かを、簡
単な回路と若干の外部端子を付加することにより簡単な
テストパターンにより検査することができる。また、ど
こが誤まっていたかも知ることが出来るので、スイッチ
マトリックスの書き換えが要易になる。
以下、本発明の実施例を図面を用いて詳述する。
先ず、レイアウトを第３図を利用して説明する。
即ち、Siウエハーの一辺に回路ブロック1a,1b…1Nが作
り込まれており、各回路ブロックは４インプットNANDゲ
ート等、論理機能素子はCMOS構成を為し、専用IC即ち標
準セル方式における手書きの標準セル或いは配線済のゲ
ートアレイである。複雑な論理機能素子は標準セル方式
により標準セルを相互配線により組み合わせて形成して
もよい。
り込まれており、各回路ブロックは４インプットNANDゲ
ート等、論理機能素子はCMOS構成を為し、専用IC即ち標
準セル方式における手書きの標準セル或いは配線済のゲ
ートアレイである。複雑な論理機能素子は標準セル方式
により標準セルを相互配線により組み合わせて形成して
もよい。
回路ブロツクの構成は次の通りである。
４インプットNANDゲートを２つもつブロック …15個 ２インプットNANDゲートを４つもつブロック …14個 ８インプットNANDゲートを１つもつブロック …１個 ４つのインバータをもつブロック …100個 ８ビットレジスタのブロック …19個 ２つのＤタイプフリップフロップをもつブロック…19
個 ４インプットのANDゲートを２つもつブロック ２対１データセレクタを４つもつブロック …13個 ４ビットバイナリカウンタを２つもつブロック…11個 ２−４ラインデコーダを２つもつブロック …７個 ３−８ラインデコーダをもつブロック …３個 ４−１セレクタを２つもつブロック …５個 ８−１セレクタをもつブロック …４個 ８ビット直列入力−並列出力シフトレジスタをもつ
ブロック …３個 ８ビット並列入力−直列出力シフトレジスタをもつ
ブロック …３個 ８ビット直列入力−直列出力シフトレジスタをもつ
ブロック …２個 単安定マルチバイブレータを２つもつブロック…４
個 ２インプットORゲートを４つもつブロック …４個 ２インプットNORゲートを４つもつブロック …３個 AND−ORインバータを２つもつブロック …３個 64ビットRAMのブロック …３個 ２インプットEXCLUSIVE−ORゲートを４つもつブロ
ック …２個 ４ビットコンパレータのブロック …３個 Ｊ−Ｋフリップフロップを２つもつブロック…４個 ９ビットの偶／奇パリティジエネレータ／チエツカ
のブロック …３個 ４ビットバイナリ全加算器のブロック …２個 ２インプットマルチプレクサを４つもつブロック…
５個 ８−Ｒラッチを４つもつブロック …２個 ALUのブロック …１個 ８ビットアドレサブルラッチのブロック …１個 ルックアヘッドキャリジエネレータのブロック…１
個 即ち、274個のMSIからなる回路ブロックが備えられ、１
種のチップからあらゆる機能のLSIを作り出すことがで
きるようにされている。そして各回路ブロックの平均入
力数は８、出力数は４である。論理機能素子の入力部、
出力部は回路ブロックの入力部、出力部を為している訳
であるがその出力部には出力バッファが夫々設けられて
いる（図示しない）。そして出力部はＴ字状の信号出力
用配線６、入力部はこれと交わる信号入力用配線４に夫
々接続されている。そして、その交点にはデコーダによ
りON,OFF制御されるスイッチ素子7,8が設けられてい
る。従って、入出力部間の結線は基本的に１スイッチで
済み、１つの電流パスに伴なう等電位配線長は第２図か
ら判る様に、チップの辺の長さをｌとして平均2.5lに押
えられ時定数による遅れが防止されている。
個 ４インプットのANDゲートを２つもつブロック ２対１データセレクタを４つもつブロック …13個 ４ビットバイナリカウンタを２つもつブロック…11個 ２−４ラインデコーダを２つもつブロック …７個 ３−８ラインデコーダをもつブロック …３個 ４−１セレクタを２つもつブロック …５個 ８−１セレクタをもつブロック …４個 ８ビット直列入力−並列出力シフトレジスタをもつ
ブロック …３個 ８ビット並列入力−直列出力シフトレジスタをもつ
ブロック …３個 ８ビット直列入力−直列出力シフトレジスタをもつ
ブロック …２個 単安定マルチバイブレータを２つもつブロック…４
個 ２インプットORゲートを４つもつブロック …４個 ２インプットNORゲートを４つもつブロック …３個 AND−ORインバータを２つもつブロック …３個 64ビットRAMのブロック …３個 ２インプットEXCLUSIVE−ORゲートを４つもつブロ
ック …２個 ４ビットコンパレータのブロック …３個 Ｊ−Ｋフリップフロップを２つもつブロック…４個 ９ビットの偶／奇パリティジエネレータ／チエツカ
のブロック …３個 ４ビットバイナリ全加算器のブロック …２個 ２インプットマルチプレクサを４つもつブロック…
５個 ８−Ｒラッチを４つもつブロック …２個 ALUのブロック …１個 ８ビットアドレサブルラッチのブロック …１個 ルックアヘッドキャリジエネレータのブロック…１
個 即ち、274個のMSIからなる回路ブロックが備えられ、１
種のチップからあらゆる機能のLSIを作り出すことがで
きるようにされている。そして各回路ブロックの平均入
力数は８、出力数は４である。論理機能素子の入力部、
出力部は回路ブロックの入力部、出力部を為している訳
であるがその出力部には出力バッファが夫々設けられて
いる（図示しない）。そして出力部はＴ字状の信号出力
用配線６、入力部はこれと交わる信号入力用配線４に夫
々接続されている。そして、その交点にはデコーダによ
りON,OFF制御されるスイッチ素子7,8が設けられてい
る。従って、入出力部間の結線は基本的に１スイッチで
済み、１つの電流パスに伴なう等電位配線長は第２図か
ら判る様に、チップの辺の長さをｌとして平均2.5lに押
えられ時定数による遅れが防止されている。
第２図の回路において、スイッチマトリックス２のON,O
FF状態を検査するためには、回路ブロック群１の動作を
考慮した複雑なテストパターンを必要とする。
FF状態を検査するためには、回路ブロック群１の動作を
考慮した複雑なテストパターンを必要とする。
この点を改良したのが本発明で、その代表的な例を第１
図に示す。ここでは、第２図に第１のスイッチ素子列９
と、第１のシフトレジスタ11と第２のシフトレジスタ14
と、第２のスイッチ素子列17とを付加している。
図に示す。ここでは、第２図に第１のスイッチ素子列９
と、第１のシフトレジスタ11と第２のシフトレジスタ14
と、第２のスイッチ素子列17とを付加している。
外部端子10を用いて第１のスイッチ素子列９を電気的に
OFFすることにより、検査されるスイッチマトリックス
２は回路ブロック１の出力３の影響を受けなくなる。次
に外部入力端子12とクロック入力13を用いて第１のシフ
トレジスタを動作させることにより、スイッチマトリッ
クス内の回路ブロックの出力信号線３は、自由にHigh状
態Low状態を決定することができる。これらの状態は、
外部端子18によって第２のスイッチ素子列17をONにする
と、第２のシフトレジスタの入力にセットされる。次に
外部端子18によって第２のスイッチ素子列17をOFFする
ことにより、第２のシフトレジスタ14は、スイッチマト
リックス２の影響を受けなくなる。ここで、クロック入
力16を用いて第２のシフトレジスタの情報が外部端子15
を通じて次々に読み出すことが可能である。このよう
に、回路ブロック１とは独立にスイッチマトリックスに
信号を与え、又読み出すことが可能なので、この情報か
らスイッチマトリックスのON,OFF状態を調べることがで
きる。
OFFすることにより、検査されるスイッチマトリックス
２は回路ブロック１の出力３の影響を受けなくなる。次
に外部入力端子12とクロック入力13を用いて第１のシフ
トレジスタを動作させることにより、スイッチマトリッ
クス内の回路ブロックの出力信号線３は、自由にHigh状
態Low状態を決定することができる。これらの状態は、
外部端子18によって第２のスイッチ素子列17をONにする
と、第２のシフトレジスタの入力にセットされる。次に
外部端子18によって第２のスイッチ素子列17をOFFする
ことにより、第２のシフトレジスタ14は、スイッチマト
リックス２の影響を受けなくなる。ここで、クロック入
力16を用いて第２のシフトレジスタの情報が外部端子15
を通じて次々に読み出すことが可能である。このよう
に、回路ブロック１とは独立にスイッチマトリックスに
信号を与え、又読み出すことが可能なので、この情報か
らスイッチマトリックスのON,OFF状態を調べることがで
きる。
この検査の方法を比較的小規模の場合について第３図，
第４図を用いて説明する。
第４図を用いて説明する。
第３図は出力線３本、入力線６本を持つ回路ブロックに
ついての例である。第４図は、この回路のマトリックス
の接続解析の一部を示している。まず、外部端子により
信号SIをLOW電位にして、第１のスイッチ列９を電気的
にOFF状態にする。この段階で回路ブロック１の出力３
は、スイッチマトリックス上の信号３′と電気的に切り
はなされる。ここで用いているシフトレジスタ9,14は、
クロック信号C1,C2の立ち上りでシフトするものとす
る。外部入力端子12、クロック入力端子13を第４のよう
に動作させる。すなわち、DIをLOWにしたまま２回C1を
クロック動作させ、次にDIをHighにしてC1をクロック動
作させる。これにより信号線３−１がHigh,3−2,3−３
がLow状態になる（Ａ点）。この後、外部端子18により
信号S2をHighにして第２のスイッチ素子17をONさせる
と、信号３−１につながっている回路ブロック１の入力
信号線４のみがHighになって第２のシフトレジスタ14の
入力がセットされる。次に外部端子18により第２のスイ
ッチ素子列17をOFFし、第２のシフトレジスタ14のクロ
ック入力16を動作させる。この図の場合、クロック信号
C2の１回目と６回目に、外部出力端子15の信号DOがHigh
になる。したがって、第１番目の回路ブロック１の出力
は、第１番目と第６番目の回路ブロックの入力と接続さ
れていることがわかる。
ついての例である。第４図は、この回路のマトリックス
の接続解析の一部を示している。まず、外部端子により
信号SIをLOW電位にして、第１のスイッチ列９を電気的
にOFF状態にする。この段階で回路ブロック１の出力３
は、スイッチマトリックス上の信号３′と電気的に切り
はなされる。ここで用いているシフトレジスタ9,14は、
クロック信号C1,C2の立ち上りでシフトするものとす
る。外部入力端子12、クロック入力端子13を第４のよう
に動作させる。すなわち、DIをLOWにしたまま２回C1を
クロック動作させ、次にDIをHighにしてC1をクロック動
作させる。これにより信号線３−１がHigh,3−2,3−３
がLow状態になる（Ａ点）。この後、外部端子18により
信号S2をHighにして第２のスイッチ素子17をONさせる
と、信号３−１につながっている回路ブロック１の入力
信号線４のみがHighになって第２のシフトレジスタ14の
入力がセットされる。次に外部端子18により第２のスイ
ッチ素子列17をOFFし、第２のシフトレジスタ14のクロ
ック入力16を動作させる。この図の場合、クロック信号
C2の１回目と６回目に、外部出力端子15の信号DOがHigh
になる。したがって、第１番目の回路ブロック１の出力
は、第１番目と第６番目の回路ブロックの入力と接続さ
れていることがわかる。
（１）第２のスイッチ素子列17をONするときは第１のシ
フトレジスタ11の出力のデータと、第２のシフトレジス
タ14の出力のデータがワイヤドオアの形で重なってい
る。第１のシフトレジスタ11の出力Ｑのドライブ能力
が、第２のシフトレジスタ14の出力Ｑのドライブ能力に
比べて十分大きければ第１のシフトレジスタ14のデータ
が正しく第２のシフトレジスタ14に読み込まれる。
フトレジスタ11の出力のデータと、第２のシフトレジス
タ14の出力のデータがワイヤドオアの形で重なってい
る。第１のシフトレジスタ11の出力Ｑのドライブ能力
が、第２のシフトレジスタ14の出力Ｑのドライブ能力に
比べて十分大きければ第１のシフトレジスタ14のデータ
が正しく第２のシフトレジスタ14に読み込まれる。
さらにこの動作を確実にするためには、第２のシフトレ
ジスタ14の出力Ｑが外部端子により、ON,OFF可能なシフ
トレジスタを用いればよい。
ジスタ14の出力Ｑが外部端子により、ON,OFF可能なシフ
トレジスタを用いればよい。
また、通常の回路動作時では、回路ブロック１の出力が
シフトレジスタの出力とワイヤードオアの形で重なるこ
とがある。回路ブロック１の出力の動作を確実にするた
めには、第１のシフトレジスタ11に同様のシフトレジス
タを用いると良い。
シフトレジスタの出力とワイヤードオアの形で重なるこ
とがある。回路ブロック１の出力の動作を確実にするた
めには、第１のシフトレジスタ11に同様のシフトレジス
タを用いると良い。
従来のシフトレジスタを第５図、外部端子によりＱ出力
をON,OFF可能なシフトレジスタの１実施例を第６図に示
す。
をON,OFF可能なシフトレジスタの１実施例を第６図に示
す。
第５図は通常のシフトレジスタ19の出力20がスイッチマ
トリックス２の信号線21と直接つながっている。第６図
では外部端子23によりコントロールされるスイッチ素子
22を面してシフトレジスタ19の出力20がスイッチマトリ
ックス２の信号線21とつながっている。
トリックス２の信号線21と直接つながっている。第６図
では外部端子23によりコントロールされるスイッチ素子
22を面してシフトレジスタ19の出力20がスイッチマトリ
ックス２の信号線21とつながっている。
（２）第１のスイッチ素子列９の外部端子10と、第２の
スイッチ素子列17の外部端子18は共通にすることができ
る。すなわち、スイッチマトリックス２の検査時におい
て第２のスイッチ素子列17をONすると、スイッチマトリ
ックスの情報が第２のシフトレジスタ列14にとり込ま
れ、次に第２のスイッチ素子列17をOFFするまで、この
情報がたもたれていれば良い。そこで第７図に示すよう
に、外部端子24は第２のスイッチ素子列17に接続されて
おり、さらにインバータ25により反転されて、第１のス
イッチ素子列９につながっている。スイッチマトリック
ス２の検査時は、第１のスイッチ素子列９をOFF、第２
のスイッチ素子列17をONにして、第１のシフトレジスタ
11により、信号３にデータを得えると第２のシフトレジ
スタ14に信号４のデータがセットされる。この時外部端
子24により第２のスイッチ素子列17をOFF、第１のシフ
トレジスタ11をONにすると、回路ブロック１の出力デー
タがスイッチマトリックスに入って来るが、第２のスイ
ッチ素子列17はOFFしているので、第２のシフトレジス
タ14には影響をおよぼさないので信号４のデータは正し
く読みとることができる。
スイッチ素子列17の外部端子18は共通にすることができ
る。すなわち、スイッチマトリックス２の検査時におい
て第２のスイッチ素子列17をONすると、スイッチマトリ
ックスの情報が第２のシフトレジスタ列14にとり込ま
れ、次に第２のスイッチ素子列17をOFFするまで、この
情報がたもたれていれば良い。そこで第７図に示すよう
に、外部端子24は第２のスイッチ素子列17に接続されて
おり、さらにインバータ25により反転されて、第１のス
イッチ素子列９につながっている。スイッチマトリック
ス２の検査時は、第１のスイッチ素子列９をOFF、第２
のスイッチ素子列17をONにして、第１のシフトレジスタ
11により、信号３にデータを得えると第２のシフトレジ
スタ14に信号４のデータがセットされる。この時外部端
子24により第２のスイッチ素子列17をOFF、第１のシフ
トレジスタ11をONにすると、回路ブロック１の出力デー
タがスイッチマトリックスに入って来るが、第２のスイ
ッチ素子列17はOFFしているので、第２のシフトレジス
タ14には影響をおよぼさないので信号４のデータは正し
く読みとることができる。
同様のことは、第８図の場合にも可能である。第８図で
は第７図のインバータ25のかわりに遅延回路26を用いて
いる。検査の方法は、外部端子24により第1,第２のスイ
ッチ素子列9,17をOFF状態にして、第１のシフトレジス
タ列11により信号３にデータを書き込む。この後、外部
端子24によりスイッチ素子列17をONつづいてOFFする。
この間の信号４のデータは、第２のシフトレジスタ列17
にセットされる。この時スイッチ素子列９もON状態にな
り、回路ブロック１の出力データがスイッチマトリック
ス２に入ってくるが、遅延回路26によりこのタイミング
がずれるので、第２のシフトレジスタ列14にセットされ
たデータは影響をうけない。
は第７図のインバータ25のかわりに遅延回路26を用いて
いる。検査の方法は、外部端子24により第1,第２のスイ
ッチ素子列9,17をOFF状態にして、第１のシフトレジス
タ列11により信号３にデータを書き込む。この後、外部
端子24によりスイッチ素子列17をONつづいてOFFする。
この間の信号４のデータは、第２のシフトレジスタ列17
にセットされる。この時スイッチ素子列９もON状態にな
り、回路ブロック１の出力データがスイッチマトリック
ス２に入ってくるが、遅延回路26によりこのタイミング
がずれるので、第２のシフトレジスタ列14にセットされ
たデータは影響をうけない。
また、第７図，第８図を組み合せた方式も可能なことは
いうまでもない。
いうまでもない。
（３）また、例えば第１図で示した外部入力端子10,12,
13,18はスイッチマトリックス検査用の端子なので、通
常のLSIとしての動作時には関係がない。従って、これ
らの端子は通常動作時には、これに影響がないように固
定されている必要がある。このために、LSIパッケージ
のピンを用いるのは経済的でない。したがって、スイッ
チマトリックス検査時以外はこれらの端子にふれない限
り、通常動作時に支障がない電位に固定されていること
が望ましい。
13,18はスイッチマトリックス検査用の端子なので、通
常のLSIとしての動作時には関係がない。従って、これ
らの端子は通常動作時には、これに影響がないように固
定されている必要がある。このために、LSIパッケージ
のピンを用いるのは経済的でない。したがって、スイッ
チマトリックス検査時以外はこれらの端子にふれない限
り、通常動作時に支障がない電位に固定されていること
が望ましい。
これは、第９図，第10図に示すように入力バッファ27
に、例えばスイッチがＰ−chかＮ−chかに応じて夫々一
端を電源VDD28あるいは接地線VSS30に接続した抵抗29を
用いて実現できる。
に、例えばスイッチがＰ−chかＮ−chかに応じて夫々一
端を電源VDD28あるいは接地線VSS30に接続した抵抗29を
用いて実現できる。
第１図は、この発明を説明する平面図、第２図は、プロ
グラマブルLSIの平面図、第３図は、本発明を示す小規
模な平面図、第４図は、第３図のスイッチマトリックス
を検査するためのテストプログラムの信号波形図、第５
図は従来のシフトレジスタを示す回路図、第６図は本発
明の他の実施例を示す回路図、第７図，第８図は本発明
の他の実施例を示す回路図、第９図，第10図は本発明の
他の実施例を示す回路図である。 図において、１…機能ブロック、２…スイッチマトリッ
クス、３…回路ブロックの出力信号線、４…回路ブロッ
クの入力信号線、５…スイッチマトリックス内の出力信
号線３と入力信号線４を接続するための信号線、６…出
力信号線３と信号線５の接点、７…スイッチマトリック
スの交点でOFF状態、８…ON状態、９…第１のスイッチ
素子列、10…その外部端子、11…第１のシフトレジス
タ、12,13…第１のシフトレジスタ群の外部データ入力
端子とクロック入力端子、14…第２のシフトレジスタ、
15…第２のシフトレジスタの最終段の外部出力端子、16
…第２のシフトレジスタ群のクロック入力外部端子、17
…第２のスイッチ素子列、18…その外部端子、19…シフ
トレジスタ、20…その出力端子、21…回路ブロックの出
力信号線あるいは入力信号線、22…スイッチ素子、23,2
4…外部端子、25…インバータ、26…遅延回路、27…入
力バッファ、28…電源、29…接地、30…抵抗。
グラマブルLSIの平面図、第３図は、本発明を示す小規
模な平面図、第４図は、第３図のスイッチマトリックス
を検査するためのテストプログラムの信号波形図、第５
図は従来のシフトレジスタを示す回路図、第６図は本発
明の他の実施例を示す回路図、第７図，第８図は本発明
の他の実施例を示す回路図、第９図，第10図は本発明の
他の実施例を示す回路図である。 図において、１…機能ブロック、２…スイッチマトリッ
クス、３…回路ブロックの出力信号線、４…回路ブロッ
クの入力信号線、５…スイッチマトリックス内の出力信
号線３と入力信号線４を接続するための信号線、６…出
力信号線３と信号線５の接点、７…スイッチマトリック
スの交点でOFF状態、８…ON状態、９…第１のスイッチ
素子列、10…その外部端子、11…第１のシフトレジス
タ、12,13…第１のシフトレジスタ群の外部データ入力
端子とクロック入力端子、14…第２のシフトレジスタ、
15…第２のシフトレジスタの最終段の外部出力端子、16
…第２のシフトレジスタ群のクロック入力外部端子、17
…第２のスイッチ素子列、18…その外部端子、19…シフ
トレジスタ、20…その出力端子、21…回路ブロックの出
力信号線あるいは入力信号線、22…スイッチ素子、23,2
4…外部端子、25…インバータ、26…遅延回路、27…入
力バッファ、28…電源、29…接地、30…抵抗。
Claims (5)
- 【請求項１】基板に作り込まれた、それ自体論理機能を
有し、かつ信号の入力部及び信号の出力部を有する複数
の回路ブロックと、この複数の回路ブロックからなる回
路ブロック領域に隣接し、前記基板上に形成された配線
領域とを備え、前記回路ブロック領域は複数種の論理機
能素子の集合から構成され、前記配線領域は互いに交わ
る信号入力配線及び信号出力配線から成る信号配線群か
ら構成され、前記信号配線群は各回路ブロックに接続さ
れ、かつこの接続はその回路ブロックが隣接する前記配
線領域において行なわれ、前記信号配線群との交差部に
は夫々スイッチ素子が設けられ、このスイッチ素子のO
N,OFF状態を制御することにより各回路ブロック間の信
号の入出力関係が決定され所望の集積回路が構築される
半導体集積回路であって、前記回路ブロック領域と前記
配線領域との間の前記信号入力配線あるいは前記信号出
力配線のいずれか一方に第１のスイッチ素子列を介して
第１のシフトレジスタを設けると共に、前記配線領域に
対し前記回路ブロック領域とは反対側の位置で前記信号
出力配線あるいは前記信号入力配線のいずれか一方に第
２のスイッチ素子列を介して第２のシフトレジスタを設
けたことを特徴とする半導体集積回路。 - 【請求項２】第１及び第２のシフトレジスタの少なくと
も一方のシフトレジスタは、シフトレジスタの出力と回
路ブロックの入力・出力端子との接続が、外部端子によ
り電気的にON,OFFが可能なシフトレジスタを使うことを
特徴とする前記特許請求の範囲第１項記載の半導体集積
回路。 - 【請求項３】第１のスイッチ素子列と、第２のスイッチ
素子列が、同一の外部端子から電気的にON,OFFされ、両
者のON,OFF関係が互いに反転しているかあるいは遅延関
係にあることを特徴とする前記特許請求の範囲第１項又
は第２項記載の半導体集積回路。 - 【請求項４】外部入力がないときは、第１スイッチ素子
列が電気的ON状態、第２スイッチ群がOFF状態の少なく
ともどちらかになるようにスイッチ素子列の外部端子を
固定する入力バッファをもつことを特徴とする前記特許
請求の範囲第１項乃至第３項記載の半導体集積回路。 - 【請求項５】外部入力がないときは、第１及び第２のシ
フトレジスタの少なくとも一方が動作しないように、こ
れらのシフトレジスタのクロック入力外部端子を固定す
る入力バッファをもつことを特徴とする前記特許請求の
範囲第１項乃至第４項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60037520A JPH073837B2 (ja) | 1985-02-28 | 1985-02-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60037520A JPH073837B2 (ja) | 1985-02-28 | 1985-02-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61198752A JPS61198752A (ja) | 1986-09-03 |
| JPH073837B2 true JPH073837B2 (ja) | 1995-01-18 |
Family
ID=12499817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60037520A Expired - Lifetime JPH073837B2 (ja) | 1985-02-28 | 1985-02-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH073837B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2745574B2 (ja) * | 1988-10-19 | 1998-04-28 | 日本電気株式会社 | 半導体集積回路の製造方法 |
-
1985
- 1985-02-28 JP JP60037520A patent/JPH073837B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61198752A (ja) | 1986-09-03 |
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