JPH0738416B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0738416B2 JPH0738416B2 JP63087626A JP8762688A JPH0738416B2 JP H0738416 B2 JPH0738416 B2 JP H0738416B2 JP 63087626 A JP63087626 A JP 63087626A JP 8762688 A JP8762688 A JP 8762688A JP H0738416 B2 JPH0738416 B2 JP H0738416B2
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- JP
- Japan
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- power supply
- pad
- current
- supply wiring
- wiring
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔概要〕 NANDゲートやNORゲート等の論理回路の機能を有するセ
ルをチップ上にマトリックス状に配列したものをあらか
じめ作っておき、配線パターンのみを変えて多品種のLS
Iを作る半導体装置において、ある電源パッドが許容電
流以上流れることにより該電源パッドが破壊されるのを
防止するための電源配線の構造に関し、 特定の電源パッドに許容電流以上の電流が流れないよう
にして信頼性の向上を図るようにした、セル間を配線す
る前の段階のゲートアレイ等の半導体装置を提供するこ
とを目的とし、 チップ内にユニットセルドメインを備え、該チップ周縁
に所定間隔をおいて電源パッドを配し、該電源パッドの
一方の側に位置する電源パッドに接続してチップ内を横
切る第１電源配線と、該第１電源配線と直交してチップ
内を横切り、該第１電源配線より太幅に形成した第２電
源配線を前記電源パッドの他方の側に位置する電源パッ
ドに接続した半導体装置において、前記他方の側に位置
する電源パッドのうち許容電流を超える電源パッドの直
下に位置する第２電源配線の少なくとも両隣に位置する
第２電源配線の幅を該電源パッドが許容電流内に納まる
如く細く形成するようにした構成とする。
ルをチップ上にマトリックス状に配列したものをあらか
じめ作っておき、配線パターンのみを変えて多品種のLS
Iを作る半導体装置において、ある電源パッドが許容電
流以上流れることにより該電源パッドが破壊されるのを
防止するための電源配線の構造に関し、 特定の電源パッドに許容電流以上の電流が流れないよう
にして信頼性の向上を図るようにした、セル間を配線す
る前の段階のゲートアレイ等の半導体装置を提供するこ
とを目的とし、 チップ内にユニットセルドメインを備え、該チップ周縁
に所定間隔をおいて電源パッドを配し、該電源パッドの
一方の側に位置する電源パッドに接続してチップ内を横
切る第１電源配線と、該第１電源配線と直交してチップ
内を横切り、該第１電源配線より太幅に形成した第２電
源配線を前記電源パッドの他方の側に位置する電源パッ
ドに接続した半導体装置において、前記他方の側に位置
する電源パッドのうち許容電流を超える電源パッドの直
下に位置する第２電源配線の少なくとも両隣に位置する
第２電源配線の幅を該電源パッドが許容電流内に納まる
如く細く形成するようにした構成とする。
本発明は、例えばNANDゲートやNORゲート等の論理回路
の機能を有するセルをチップ上にマトリックス状に配列
したものをあらかじめ作っておき、配線パターンのみを
変えて多品種のLSIを作る半導体装置において、ある電
源パッドが許容電流以上流れることにより該電源パッド
が破壊されるのを防止するための電源配線の構造に関す
る。
の機能を有するセルをチップ上にマトリックス状に配列
したものをあらかじめ作っておき、配線パターンのみを
変えて多品種のLSIを作る半導体装置において、ある電
源パッドが許容電流以上流れることにより該電源パッド
が破壊されるのを防止するための電源配線の構造に関す
る。
チップ上に論理回路の機能を有するセルをマトリックス
状に配列したゲートアレイは、論理回路図に従い、セル
間を配線すれば所要の論理機能を実現できる。このよう
に、ユーザー等の希望に応じた所要の論理機能を備えた
LSIを作るためには、電源パッドは常に一定の電源電位
例えば正の電圧（VCC）,Oの電圧（GND）あるいは負の電
圧（VEE）を与えるようにして該電源パッドに許容電流
以上の電流が流れ込まないようにすることが信頼性向上
の観点から要求される。
状に配列したゲートアレイは、論理回路図に従い、セル
間を配線すれば所要の論理機能を実現できる。このよう
に、ユーザー等の希望に応じた所要の論理機能を備えた
LSIを作るためには、電源パッドは常に一定の電源電位
例えば正の電圧（VCC）,Oの電圧（GND）あるいは負の電
圧（VEE）を与えるようにして該電源パッドに許容電流
以上の電流が流れ込まないようにすることが信頼性向上
の観点から要求される。
第３図はチップ内にユニットセルドメインが４等分され
ているゲートアレイLSIのレイアウトを示す従来例の概
略平面図、第４図は第３図における1/4チップ部分内の
２層構造の電源配線レイアウトを示す概略平面拡大図で
ある。
ているゲートアレイLSIのレイアウトを示す従来例の概
略平面図、第４図は第３図における1/4チップ部分内の
２層構造の電源配線レイアウトを示す概略平面拡大図で
ある。
１はチップ、２はチップ１内に４等分したユニットセル
ドメイン、３は該ユニットセルドメイン２の周囲に形成
したI/Oバッファードメイン、４はチップ１の周縁に所
定間隔をおいて形成した電源パッドである。4a,4b,4c,4
dは横方向に位置する電源パッド、4e,4f,4g,4hは縦方向
に位置する電源パッドである。５はチップ１上に形成し
た第１電源配線で、該チップ１内を横断する細幅の配線
が所定間隔をおいて複数本規則的に形成されている。６
はチップ１内上に第１電源配線とは異なる層に該第１電
源配線５と直交する如く所定間隔をおいて複数本規則的
に形成した第２電源配線で、該チップ１内を縦断する配
線は第１電源配線５よりも太く形成されており、電流が
多く流れるようにしている。6a,6b,6c,6d,6e,6fはユニ
ットセルドメイン２の分割部分に近い方から順に符号を
付した第２電源配線である。第１電源配線５と第２電源
配線６とは、図示していないがその交差部に設けたスル
ーホールによりコンタクトしている。尚、本従来例では
示していないが、第１電源配線５と第２電源配線６とが
同一層で互いに直交する如く形成されている場合であっ
てもよい。
ドメイン、３は該ユニットセルドメイン２の周囲に形成
したI/Oバッファードメイン、４はチップ１の周縁に所
定間隔をおいて形成した電源パッドである。4a,4b,4c,4
dは横方向に位置する電源パッド、4e,4f,4g,4hは縦方向
に位置する電源パッドである。５はチップ１上に形成し
た第１電源配線で、該チップ１内を横断する細幅の配線
が所定間隔をおいて複数本規則的に形成されている。６
はチップ１内上に第１電源配線とは異なる層に該第１電
源配線５と直交する如く所定間隔をおいて複数本規則的
に形成した第２電源配線で、該チップ１内を縦断する配
線は第１電源配線５よりも太く形成されており、電流が
多く流れるようにしている。6a,6b,6c,6d,6e,6fはユニ
ットセルドメイン２の分割部分に近い方から順に符号を
付した第２電源配線である。第１電源配線５と第２電源
配線６とは、図示していないがその交差部に設けたスル
ーホールによりコンタクトしている。尚、本従来例では
示していないが、第１電源配線５と第２電源配線６とが
同一層で互いに直交する如く形成されている場合であっ
てもよい。
上記従来例の電源配線構造では、第２電源配線６に第１
電源配線５よりも多くの電流が流せるようになってお
り、電源パッド４の4a〜4hには例えばVEEやGNDといった
一定の電源電位が与えるようにしている。
電源配線５よりも多くの電流が流せるようになってお
り、電源パッド４の4a〜4hには例えばVEEやGNDといった
一定の電源電位が与えるようにしている。
LSIの高集積化、高速化は電源電流の増大をもたらして
いる。第４図のように、チップ１内を横断する第１電源
配線５と、チップ１を縦断し第１電源配線５よりも多く
の電流を流せる第２電源配線６で構成される電源配線に
おいては、電源パッド、4bの電流が非常に大きくなると
いう欠点があった。
いる。第４図のように、チップ１内を横断する第１電源
配線５と、チップ１を縦断し第１電源配線５よりも多く
の電流を流せる第２電源配線６で構成される電源配線に
おいては、電源パッド、4bの電流が非常に大きくなると
いう欠点があった。
その理由として、次の様なことが考えられる。まずユニ
ットセルドメイン２内にマトリックス状に配置された単
位セル（図示せず）の使用密度は品種によって異なる
が、主にその中央部において、使用密度が高くなる。従
ってチップ１の上辺側の電源パッド4a〜4dのうち、ユニ
ットセルドメイン２の分離領域（単位セルが配置されて
ない領域）に対応する位置にある電源パッド4aにはあま
り大電流は流れない。また電源パッド4c,4dに対応する
位置にある単位セルに対しては電源パッド4c,4dからだ
けでなく、チップの右辺側の電源パッド4e〜4hからも第
１電源配線５を介して電流が供給されるので、電源パッ
ド4c,4dについてもあまり大電流は流れない。そして残
る電源パッド4bについては、電源パッド4e〜4hから離れ
ているため、電源パッド4b直下の高密度の単位セルへの
電流は主に4bから供給されるため、他の電源パッド4a,4
c,4dに比較して大きな電流が流れるものと考えられる。
ットセルドメイン２内にマトリックス状に配置された単
位セル（図示せず）の使用密度は品種によって異なる
が、主にその中央部において、使用密度が高くなる。従
ってチップ１の上辺側の電源パッド4a〜4dのうち、ユニ
ットセルドメイン２の分離領域（単位セルが配置されて
ない領域）に対応する位置にある電源パッド4aにはあま
り大電流は流れない。また電源パッド4c,4dに対応する
位置にある単位セルに対しては電源パッド4c,4dからだ
けでなく、チップの右辺側の電源パッド4e〜4hからも第
１電源配線５を介して電流が供給されるので、電源パッ
ド4c,4dについてもあまり大電流は流れない。そして残
る電源パッド4bについては、電源パッド4e〜4hから離れ
ているため、電源パッド4b直下の高密度の単位セルへの
電流は主に4bから供給されるため、他の電源パッド4a,4
c,4dに比較して大きな電流が流れるものと考えられる。
上記の如く特定の電源パッドに許容値以上の電流が流れ
ると、第１に電源パッド部分のAlによるスルーホールが
エレクトロマイグレーション現象により切断されたり、
第２にパッケージとの間を結ぶワイヤが短い期間のうち
に切断され信頼性の低化を招くことになる。
ると、第１に電源パッド部分のAlによるスルーホールが
エレクトロマイグレーション現象により切断されたり、
第２にパッケージとの間を結ぶワイヤが短い期間のうち
に切断され信頼性の低化を招くことになる。
そこで本発明は、ゲートアレイの如きLSIにおいて特定
の電源パッドに許容電流以上の電流が流れない様にする
電源パターン構造を有する半導体装置を提供することを
目的とする。
の電源パッドに許容電流以上の電流が流れない様にする
電源パターン構造を有する半導体装置を提供することを
目的とする。
本発明に係る半導体装置は、チップ１内にユニットセル
ドメイン２を備え、該チップ１周縁に所定間隔をおいて
電源パッド４を配し、該電源パッド４の一方の側に位置
する電源パッド4a〜4dに接続してチップ１内を横切る第
１電源配線５と、該第１電源配線５と直交してチップ１
内を横切り、該第１電源配線５より太幅に形成した第２
電源配線６を前記電源パッド４の他方の側に位置する電
源パッド4e〜4hに接続した半導体装置において、第１図
に示す様に前記他方の側に位置する電源パッド4e〜4hの
うち許容電流を超える電源パッド4bの直下に位置する第
２電源配線6cの少なくとも両隣に位置する第２電源配線
6b′,6d′の幅を該電源パッド4bが許容電流内に納まる
如く細く形成した構成とする。
ドメイン２を備え、該チップ１周縁に所定間隔をおいて
電源パッド４を配し、該電源パッド４の一方の側に位置
する電源パッド4a〜4dに接続してチップ１内を横切る第
１電源配線５と、該第１電源配線５と直交してチップ１
内を横切り、該第１電源配線５より太幅に形成した第２
電源配線６を前記電源パッド４の他方の側に位置する電
源パッド4e〜4hに接続した半導体装置において、第１図
に示す様に前記他方の側に位置する電源パッド4e〜4hの
うち許容電流を超える電源パッド4bの直下に位置する第
２電源配線6cの少なくとも両隣に位置する第２電源配線
6b′,6d′の幅を該電源パッド4bが許容電流内に納まる
如く細く形成した構成とする。
〔作用〕 第１電源配線５に電流の余裕があるとした場合、電源パ
ッド４のうち、例えば、一番多く電流が流れ込む箇所の
電源パッド4bの電流は該電源パッド4b直下の第２電源配
線6cの少なくとも両隣の第２電源配線6b′,6d′を細く
することにより、減ずることができる。即ち、該電源パ
ッド4bに流れ込む電流は、大体、第２電源配線6cとその
両隣の第２電源配線6b′,6d′の合成抵抗に依存するこ
とと、それに加えて、電源パッド4bの直下の最も近い電
源配線6cにはもともと大電流が流れているのでそこを細
くするとセルへの電流供給が不十分になり好ましくない
ことから、両隣の抵抗を大きくしてセルへの電流供給は
十分保ちつつ電源パッド4bに流れ込む電流を下げること
により、電源パッド4bに流れていた電流の一部は、他の
電源パッド4a、4c〜4hに振る分けられることとなる。
ッド４のうち、例えば、一番多く電流が流れ込む箇所の
電源パッド4bの電流は該電源パッド4b直下の第２電源配
線6cの少なくとも両隣の第２電源配線6b′,6d′を細く
することにより、減ずることができる。即ち、該電源パ
ッド4bに流れ込む電流は、大体、第２電源配線6cとその
両隣の第２電源配線6b′,6d′の合成抵抗に依存するこ
とと、それに加えて、電源パッド4bの直下の最も近い電
源配線6cにはもともと大電流が流れているのでそこを細
くするとセルへの電流供給が不十分になり好ましくない
ことから、両隣の抵抗を大きくしてセルへの電流供給は
十分保ちつつ電源パッド4bに流れ込む電流を下げること
により、電源パッド4bに流れていた電流の一部は、他の
電源パッド4a、4c〜4hに振る分けられることとなる。
以下、本発明の一実施例を図面に基いて説明する。
第２電源配線６を除いた他の構成は、従来例のものと特
に変わるものではない。
に変わるものではない。
即ち、第１図は本発明の一実施例の要部を示す1/4チッ
プ部分内の２層構造の電源配線レイアウトを示す概略平
面拡大図、第２図は第２電源配線と電流との関係を適用
前後で比較した特性図である。
プ部分内の２層構造の電源配線レイアウトを示す概略平
面拡大図、第２図は第２電源配線と電流との関係を適用
前後で比較した特性図である。
１はチップ（第１図中はその一部）、２はチップ１内に
４等分したユニットセルドメインである。ユニットセル
ドメイン２は図示のように４等分されているものの他、
数等分されているもの、あるいは１つであってもよい。
３は該ユニットセルドメイン２の周囲に形成したI/Oバ
ッファードメイン、4a,4bはチップ１の周縁に所定間隔
をおいて形成した電源パッドである。この電源パッド4
a,4b間には信号回路用電源パッド７が形成されている。
第１図中には第４図で示した第１電源配線５は示されて
おらず、第２電源配線６のみが示されている。
４等分したユニットセルドメインである。ユニットセル
ドメイン２は図示のように４等分されているものの他、
数等分されているもの、あるいは１つであってもよい。
３は該ユニットセルドメイン２の周囲に形成したI/Oバ
ッファードメイン、4a,4bはチップ１の周縁に所定間隔
をおいて形成した電源パッドである。この電源パッド4
a,4b間には信号回路用電源パッド７が形成されている。
第１図中には第４図で示した第１電源配線５は示されて
おらず、第２電源配線６のみが示されている。
前述した通り、第２電源配線を等間隔で且つ等しい幅で
配置すると、使用されるセルの密度は均一でないため特
定の電源パッドに電流が集中することになる。
配置すると、使用されるセルの密度は均一でないため特
定の電源パッドに電流が集中することになる。
そこで、本発明では一番大きな電流が流れる電源パッド
4bの直下に位置する第２電源配線6cの少なくとも両隣に
位置する第２電源配線6b′,6d′を細く形成して該電源
パッド4bに余分な電流が流れないようにする。このよう
に、少なくとも両隣に位置する第２電源配線6b′,6d′
を細く形成することとしたのは、電源パッド4bに流れ込
む電流は、該電源パッド4bからみた合成抵抗に大体、依
存しているためである。一方第２電源配線6cについて
は、セルへの電流供給確保のため太いままとしている。
4bの直下に位置する第２電源配線6cの少なくとも両隣に
位置する第２電源配線6b′,6d′を細く形成して該電源
パッド4bに余分な電流が流れないようにする。このよう
に、少なくとも両隣に位置する第２電源配線6b′,6d′
を細く形成することとしたのは、電源パッド4bに流れ込
む電流は、該電源パッド4bからみた合成抵抗に大体、依
存しているためである。一方第２電源配線6cについて
は、セルへの電流供給確保のため太いままとしている。
従って、着目する電源パッド4bからみた合成抵抗をR1と
した場合、電源パッド4bの電流に対する信頼性を保障す
る電流の比をＰとすると、該電源パッド4bからみた合成
抵抗がPR0以上となるように第２電源配線6b′,6d′を細
くするようにすればよい。
した場合、電源パッド4bの電流に対する信頼性を保障す
る電流の比をＰとすると、該電源パッド4bからみた合成
抵抗がPR0以上となるように第２電源配線6b′,6d′を細
くするようにすればよい。
第４図の第1,第２電源配線5,6による抵抗網の等価回路
を第５図に示す。RAは各電源パッド4a,4b,4cから第２電
源配線６までの抵抗、RbはI/Oバッファードメイン３上
に横方向に配置された部分の抵抗、Rcは最も上部に位置
する第１電源配線５とのスルーホールまでの抵抗、Rbは
各スルーホール間の第２電源配線６の抵抗、raは各スル
ーホール間の第１電源配線５の抵抗である。
を第５図に示す。RAは各電源パッド4a,4b,4cから第２電
源配線６までの抵抗、RbはI/Oバッファードメイン３上
に横方向に配置された部分の抵抗、Rcは最も上部に位置
する第１電源配線５とのスルーホールまでの抵抗、Rbは
各スルーホール間の第２電源配線６の抵抗、raは各スル
ーホール間の第１電源配線５の抵抗である。
本発明において、第２電源配線6cの幅は従来通り太いま
ま故、電源パッド4bと配線6c間を流れる電流I1は十分確
保されるが、配線6b′,6d′に対応する位置の単位セル
への電流供給は、配線6b′,6d′の抵抗が大きいため、
電源パッド4bからの電流I2,I3よりも、電源パッド4a,4c
からの電流I4,I5の方が多くなる。従ってトータルで電
源パッド4bに流れる電流の合計は、本発明の如く、第２
電源配線の幅さを変えたことにより、低くすることがで
きる。
ま故、電源パッド4bと配線6c間を流れる電流I1は十分確
保されるが、配線6b′,6d′に対応する位置の単位セル
への電流供給は、配線6b′,6d′の抵抗が大きいため、
電源パッド4bからの電流I2,I3よりも、電源パッド4a,4c
からの電流I4,I5の方が多くなる。従ってトータルで電
源パッド4bに流れる電流の合計は、本発明の如く、第２
電源配線の幅さを変えたことにより、低くすることがで
きる。
更に、具体的には、これらを前提とした上で、シュミレ
ーションにより第２電源配線6b′,6d′の太さが決定さ
れる。
ーションにより第２電源配線6b′,6d′の太さが決定さ
れる。
本実施例では、ユニットセルドメイン２が分割されてい
るものについて説明したが、分割されていないユニット
セルドメイン２についても、同様に一番電流が多く流れ
る場所の電源パッド４の直下の第２電源配線６の少なく
とも両隣の第２電源配線６を細くすればよい。
るものについて説明したが、分割されていないユニット
セルドメイン２についても、同様に一番電流が多く流れ
る場所の電源パッド４の直下の第２電源配線６の少なく
とも両隣の第２電源配線６を細くすればよい。
上記、実施例の構成とすることにより、一番多く電流が
流れ込む箇所の電源パッド4bの電流は該電源パッド4b直
下の第２電源配線6cの少なくとも両隣の第２電源配線6
b,6dを細くすることにより、減ずることができる。電源
パッド4bに流れ込む電流は、大体、第２電源配線6cとそ
の両隣の第２電源配線6b,6dの合成抵抗に依存するか
ら、両隣の抵抗を大きくすることにより、電源パッド4b
に流れ込む電流を下げることができる。即ち、第２図の
ように、第２電源配線６のうち、従来例の第２電源配線
6b,6dを本実施例のように第２電源配線6b′,6d′を細く
したものと比較すると、第２電源配線6b′,6d′の電流
が低くなり、結果として電流パッド4bに流れる電流を下
げることができる。また、電源パッド4bに流れていた電
流の一部は、他の電源パッド4a、4c〜4hに振る分けられ
ることとなる。
流れ込む箇所の電源パッド4bの電流は該電源パッド4b直
下の第２電源配線6cの少なくとも両隣の第２電源配線6
b,6dを細くすることにより、減ずることができる。電源
パッド4bに流れ込む電流は、大体、第２電源配線6cとそ
の両隣の第２電源配線6b,6dの合成抵抗に依存するか
ら、両隣の抵抗を大きくすることにより、電源パッド4b
に流れ込む電流を下げることができる。即ち、第２図の
ように、第２電源配線６のうち、従来例の第２電源配線
6b,6dを本実施例のように第２電源配線6b′,6d′を細く
したものと比較すると、第２電源配線6b′,6d′の電流
が低くなり、結果として電流パッド4bに流れる電流を下
げることができる。また、電源パッド4bに流れていた電
流の一部は、他の電源パッド4a、4c〜4hに振る分けられ
ることとなる。
以上のように、従来ゲートアレイにおいては電源配線を
等間隔で等しい幅で均一に形成していたのに対し、本発
明では、電流の密度に応じて電源配線の幅を変化させる
様にしたので、本発明によれば、許容電流を超える電源
パッドの直下に位置する第２電源配線の少なくとも両隣
の第２電源配線を細くすることにより、該電源パッドに
供給される電流は許容電流内に納まり、該電源パッドが
破壊されずに済み、信頼性の高いゲートアレイ等の半導
体装置を得ることができる。
等間隔で等しい幅で均一に形成していたのに対し、本発
明では、電流の密度に応じて電源配線の幅を変化させる
様にしたので、本発明によれば、許容電流を超える電源
パッドの直下に位置する第２電源配線の少なくとも両隣
の第２電源配線を細くすることにより、該電源パッドに
供給される電流は許容電流内に納まり、該電源パッドが
破壊されずに済み、信頼性の高いゲートアレイ等の半導
体装置を得ることができる。
第１図は本発明の一実施例の要部を示す1/4チップ部分
内の２層構造の電源配線レイアウトを示す概略平面拡大
図、 第２図は第２電源配線と電流との関係を適用前後で比較
した特性図、 第３図はチップ内にユニットセルドメインが４等分され
ているゲートアレイLSIのレイアウトを示す従来例の概
略平面図、 第４図は第３図における1/4チップ部分内の２層構造の
電源配線レイアウトを示す概略平面拡大図、 第５図は電源配線の等価回路図である。 図中、１……チップ、２……ユニットセルドメイン、４
……電源パッド、4a〜4d……横方向電源パッド、4e〜4h
……縦方向電源パッド、５……第１電源配線、６……第
２電源配線、6c……該当電源パッド直下の第２電源配
線、6b′,6d′……両隣の第２電源配線。
内の２層構造の電源配線レイアウトを示す概略平面拡大
図、 第２図は第２電源配線と電流との関係を適用前後で比較
した特性図、 第３図はチップ内にユニットセルドメインが４等分され
ているゲートアレイLSIのレイアウトを示す従来例の概
略平面図、 第４図は第３図における1/4チップ部分内の２層構造の
電源配線レイアウトを示す概略平面拡大図、 第５図は電源配線の等価回路図である。 図中、１……チップ、２……ユニットセルドメイン、４
……電源パッド、4a〜4d……横方向電源パッド、4e〜4h
……縦方向電源パッド、５……第１電源配線、６……第
２電源配線、6c……該当電源パッド直下の第２電源配
線、6b′,6d′……両隣の第２電源配線。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/118 8832−4Ｍ Ｈ０１Ｌ 27/04 Ｄ
Claims (1)
- 【請求項１】チップ内にユニットセルドメインを備え、
該チップ周縁に所定間隔をおいて電源パッドを配し、該
電源パッドの一方の側に位置する電源パッドに接続して
チップ内を横切る第１電源配線と、該第１電源配線と直
交してチップ内を横切り、該第１電源配線より太幅に形
成した第２電源配線を前記電源パッドの他方の側に位置
する電源パッドに接続した半導体装置において、前記他
方の側に位置する電源パッドのうち許容電流を超える電
源パッドの直下に位置する第２電源配線の少なくとも両
隣に位置する第２電源配線の幅を該電源パッドが許容電
流内に納まる如く細く形成したことを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63087626A JPH0738416B2 (ja) | 1988-04-08 | 1988-04-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63087626A JPH0738416B2 (ja) | 1988-04-08 | 1988-04-08 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01259543A JPH01259543A (ja) | 1989-10-17 |
| JPH0738416B2 true JPH0738416B2 (ja) | 1995-04-26 |
Family
ID=13920189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63087626A Expired - Fee Related JPH0738416B2 (ja) | 1988-04-08 | 1988-04-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738416B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2592691B2 (ja) * | 1989-11-13 | 1997-03-19 | シャープ株式会社 | 集積回路素子 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61133643A (ja) * | 1984-12-03 | 1986-06-20 | Nec Corp | 集積回路の製造方法 |
| JPH0789568B2 (ja) * | 1986-06-19 | 1995-09-27 | 日本電気株式会社 | 集積回路装置 |
-
1988
- 1988-04-08 JP JP63087626A patent/JPH0738416B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01259543A (ja) | 1989-10-17 |
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