JPH0789568B2 - 集積回路装置 - Google Patents
集積回路装置Info
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- JPH0789568B2 JPH0789568B2 JP61144365A JP14436586A JPH0789568B2 JP H0789568 B2 JPH0789568 B2 JP H0789568B2 JP 61144365 A JP61144365 A JP 61144365A JP 14436586 A JP14436586 A JP 14436586A JP H0789568 B2 JPH0789568 B2 JP H0789568B2
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10W20/43—Layouts of interconnections
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- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路装置に関し、特にマスタースライス方
式集積回路装置の電源配線に関する。
式集積回路装置の電源配線に関する。
マスタースライス方式集積回路装置の中には、ゲートア
レイと呼ばれ、予め作り込まれているマスター基板上に
品種固有の専用メタライズマスクを用いて種々の回路を
構成し、特定の回路機能を有した集積回路装置を作るも
のがある。
レイと呼ばれ、予め作り込まれているマスター基板上に
品種固有の専用メタライズマスクを用いて種々の回路を
構成し、特定の回路機能を有した集積回路装置を作るも
のがある。
ゲートアレイにおいては集積回路装置の製造コストが安
いこと、専用メタライズマスク製作日数が短かいこと、
集積回路装置の製造日程が短かいことを常に意識する必
要がある。
いこと、専用メタライズマスク製作日数が短かいこと、
集積回路装置の製造日程が短かいことを常に意識する必
要がある。
従来より、ECLゲートアレイ等大電流を扱いかつ、集積
回路チップ内部の電源電圧のレベルシフト量を小さく抑
えなければならない集積回路チップにおいては、チップ
サイズを縮少し製造歩留りを向上させると共に、電源電
圧のレベルシフト量を小さくするためメタライズ層を増
加させ、主たる電源配線に例えば第２層配線と第３層配
線とを平行に布設した構造を用いている。
回路チップ内部の電源電圧のレベルシフト量を小さく抑
えなければならない集積回路チップにおいては、チップ
サイズを縮少し製造歩留りを向上させると共に、電源電
圧のレベルシフト量を小さくするためメタライズ層を増
加させ、主たる電源配線に例えば第２層配線と第３層配
線とを平行に布設した構造を用いている。
この場合、第３層配線はパッドと同層とし品種毎に用意
する専用メタライズマスク数低減のため複数品種に共通
なパターンにより汎用メタライズマスクとすることが多
い。
する専用メタライズマスク数低減のため複数品種に共通
なパターンにより汎用メタライズマスクとすることが多
い。
この汎用メタライズパターンは品種固有の専用メタライ
ズ層を介して集積回路チップ内部に電源電圧を供給して
いるが、予め固定されている汎用メタライズパターンの
用途は常に同じであった。
ズ層を介して集積回路チップ内部に電源電圧を供給して
いるが、予め固定されている汎用メタライズパターンの
用途は常に同じであった。
これは電源の種類が高電位電源と低電位電源の２種類で
あったためである。
あったためである。
ところで、近年TTL入出力、ECL入出力を双方取り扱うこ
とのできるTTL入出力ECL入出力混在形マスタースライス
方式集積回路装置が製作されている。このTTL入出力ECL
入出力混在形マスタースライス方式集積回路装置のゲー
トアレイにおいても、生じうる電源供給形態の総てに対
応可能な電源配線パターンを形成すれば、従来のゲート
アレイと同様第１層配線、第２層配線を品種固有の専用
メタライズマスクとして製作し、第３層配線は共通パタ
ーンによる汎用メタライズマスクとすることができる
が、個々の一品種をとってみれば無駄に使われている電
源配線が生じ易くなる。これは、例えば、TTL出力バッ
ファ回路が多用されているある品種においては最高電位
を供給している電源配線の内部電位シフト量が大きくな
り電気的特性が劣化するが、逆にECL出力バッファ回路
が殆ど使用されないため最低電位を供給している電源配
線にはわずかな電流しか流れず無駄な使われ方をしてい
る状態が存在する。
とのできるTTL入出力ECL入出力混在形マスタースライス
方式集積回路装置が製作されている。このTTL入出力ECL
入出力混在形マスタースライス方式集積回路装置のゲー
トアレイにおいても、生じうる電源供給形態の総てに対
応可能な電源配線パターンを形成すれば、従来のゲート
アレイと同様第１層配線、第２層配線を品種固有の専用
メタライズマスクとして製作し、第３層配線は共通パタ
ーンによる汎用メタライズマスクとすることができる
が、個々の一品種をとってみれば無駄に使われている電
源配線が生じ易くなる。これは、例えば、TTL出力バッ
ファ回路が多用されているある品種においては最高電位
を供給している電源配線の内部電位シフト量が大きくな
り電気的特性が劣化するが、逆にECL出力バッファ回路
が殆ど使用されないため最低電位を供給している電源配
線にはわずかな電流しか流れず無駄な使われ方をしてい
る状態が存在する。
第４図は従来例を示したものである。第４図はTTL入出
力混在形マクタースライス方式集積回路チップのTTL入
出力、ECL入出力混在用電源配線パタンの一周辺部分の
平面図であり、最高電位電源電圧供給用VCCパッド4Hと
最高電位電源電圧供給用VCCパッド4Hより集積回路チッ
プ内部に電力を供給するためVCC電源配線4I,4M,4O,中間
電位電源電圧供給用GNDパッド41と中間電位電源電圧供
給用GNDパッド41より集積回路チップ内部に電力を供給
するためのGND電源配線42、最低電位電源電圧供給用VEE
パッド43と最低電位電源電圧供給用VEEパッド43より集
積回路チップ内部に電力を供給するためVEE電源配線44,
48,4C、出力バッファトランジスタ用中間電位電源電圧
供給用GNDAパッド4D,4Fと出力バッファトランジスタ用
中間電位電源電圧供給用GNDAパッド4D,4Fよりそれぞれ
集積回路チップ内部に電力を供給するためのGNDA電源配
線4E,4G、その他入出力バッファ回路動作に必要な各種
基準電圧を供給するための基準電圧供給用配線4P,4Q,4
R,4S,4T,4U,4V、および第４図では枠しか示していない
が入出力バッファセル領域4W,4Xとにより構成される。
力混在形マクタースライス方式集積回路チップのTTL入
出力、ECL入出力混在用電源配線パタンの一周辺部分の
平面図であり、最高電位電源電圧供給用VCCパッド4Hと
最高電位電源電圧供給用VCCパッド4Hより集積回路チッ
プ内部に電力を供給するためVCC電源配線4I,4M,4O,中間
電位電源電圧供給用GNDパッド41と中間電位電源電圧供
給用GNDパッド41より集積回路チップ内部に電力を供給
するためのGND電源配線42、最低電位電源電圧供給用VEE
パッド43と最低電位電源電圧供給用VEEパッド43より集
積回路チップ内部に電力を供給するためVEE電源配線44,
48,4C、出力バッファトランジスタ用中間電位電源電圧
供給用GNDAパッド4D,4Fと出力バッファトランジスタ用
中間電位電源電圧供給用GNDAパッド4D,4Fよりそれぞれ
集積回路チップ内部に電力を供給するためのGNDA電源配
線4E,4G、その他入出力バッファ回路動作に必要な各種
基準電圧を供給するための基準電圧供給用配線4P,4Q,4
R,4S,4T,4U,4V、および第４図では枠しか示していない
が入出力バッファセル領域4W,4Xとにより構成される。
第４図において点線は第１層電源配線、実線は第２層電
源配線、１点鎖線は第３層電源配線を表わしており、例
えば、VCC電源配線4Mは１−２層間スルーホール4L、第
１層電源配線4K、１−２層間スルーホール4Jを経てVCC
電源配線4Iと接続している。また、図面が複雑になるの
を避けるため図示してはいないが、第２層電源配線と第
３層電源配線との間には必要な場所に適宜２−３層間ス
ルーホールが配置されていて電気的に導通しているもの
とする。
源配線、１点鎖線は第３層電源配線を表わしており、例
えば、VCC電源配線4Mは１−２層間スルーホール4L、第
１層電源配線4K、１−２層間スルーホール4Jを経てVCC
電源配線4Iと接続している。また、図面が複雑になるの
を避けるため図示してはいないが、第２層電源配線と第
３層電源配線との間には必要な場所に適宜２−３層間ス
ルーホールが配置されていて電気的に導通しているもの
とする。
第４図の電源配線パタンにより、TTL入出力とECL入出力
とが混在している場合に全て対応しているものとする
と、例えばTTL出力バッフア回路が大部分を占めている
ある品種においては出力バッファトランジスタに最高電
位を供給するためのVCCの電源配線4Iに非常に大きな電
流が流れVCCの電源配線4Iでの内部電位レベルシフト量
が大きくTTL出力レベル変動等の電気的特性が劣化す
る。しかし隣接しているVEE電源配線48には、ECL出力バ
ッファ回路が殆ど使用されていないためわずかな電流し
た流れず無駄な使われ方をしている。
とが混在している場合に全て対応しているものとする
と、例えばTTL出力バッフア回路が大部分を占めている
ある品種においては出力バッファトランジスタに最高電
位を供給するためのVCCの電源配線4Iに非常に大きな電
流が流れVCCの電源配線4Iでの内部電位レベルシフト量
が大きくTTL出力レベル変動等の電気的特性が劣化す
る。しかし隣接しているVEE電源配線48には、ECL出力バ
ッファ回路が殆ど使用されていないためわずかな電流し
た流れず無駄な使われ方をしている。
一方、第５図はTTL入出力、ECL入出力混在形マスタース
ライス方式集積回路チップのECL入出力専用の電源配線
パタンの一周辺部分の平面図であり、高電位電源電圧供
給用GNDパッド51と高電位電源電圧供給用GNDパッド51よ
り集積回路チップ内部に電力を供給するためのGND電源
配線52、低電位電源電圧供給用VEEパッド53と低電位電
源電圧供給用VEEパッド53より集積回路チップ内部に電
力を供給するためのVEE電源配線54,58,5C、出力バッフ
ァトランジスタ用高電位電源電圧供給用GNDAパッド5D,5
Fと出力バッファトランジスタ用高電位電源電圧供給用G
NDAパッド5D,5Fよりそれぞれ集積回路チップ内部に電力
を供給するためのGMDA電源配線5E,5G、その他、入出力
バッファ回路動作に必要な各種基準電圧を供給するため
の基準電圧供給用配線5P,5Q,5R,5S,5V、および図では枠
しか示していないが、入出力バッファセル領域5W,5Xに
より構成される。
ライス方式集積回路チップのECL入出力専用の電源配線
パタンの一周辺部分の平面図であり、高電位電源電圧供
給用GNDパッド51と高電位電源電圧供給用GNDパッド51よ
り集積回路チップ内部に電力を供給するためのGND電源
配線52、低電位電源電圧供給用VEEパッド53と低電位電
源電圧供給用VEEパッド53より集積回路チップ内部に電
力を供給するためのVEE電源配線54,58,5C、出力バッフ
ァトランジスタ用高電位電源電圧供給用GNDAパッド5D,5
Fと出力バッファトランジスタ用高電位電源電圧供給用G
NDAパッド5D,5Fよりそれぞれ集積回路チップ内部に電力
を供給するためのGMDA電源配線5E,5G、その他、入出力
バッファ回路動作に必要な各種基準電圧を供給するため
の基準電圧供給用配線5P,5Q,5R,5S,5V、および図では枠
しか示していないが、入出力バッファセル領域5W,5Xに
より構成される。
第４図と同様に第５図において、点線は第１層電源配
線、実線は第２層電源配線、１点鎖線は第３層電源配線
を表わしており、第２層電源配線と第３層電源配線との
間には必要な場所に適宜２−３層間スルーホールが配置
されているものとする。
線、実線は第２層電源配線、１点鎖線は第３層電源配線
を表わしており、第２層電源配線と第３層電源配線との
間には必要な場所に適宜２−３層間スルーホールが配置
されているものとする。
第５図は第４図と比較してVCC電源配線4I,4M,4Oが除か
れ全てGND電源配線52としている。また、最高電位電源
電圧供給用VCCパッド4Hは出力バッファトランジスタ用
高電位電源電圧供給用GNDAパッド5Hとして、ECL出力バ
ッファトランジスタの動作に伴なう電源電圧のゆらぎを
低減するのに用いている。さらに、各種基準電圧供給用
配線のうちTTL入出力バッファ回路にしか使用されない
基準電圧供給用配線4T,4Uは布設していない。
れ全てGND電源配線52としている。また、最高電位電源
電圧供給用VCCパッド4Hは出力バッファトランジスタ用
高電位電源電圧供給用GNDAパッド5Hとして、ECL出力バ
ッファトランジスタの動作に伴なう電源電圧のゆらぎを
低減するのに用いている。さらに、各種基準電圧供給用
配線のうちTTL入出力バッファ回路にしか使用されない
基準電圧供給用配線4T,4Uは布設していない。
TTL入出力ECL入出力混在用の電源配線パターンを第４図
に示す１パターンにまとめて汎用電源配線パターンとし
ても、ECL入出力専用の電源配線パターンとしては第５
図に示す様な異なる電源配線パターンを準備する必要が
ある。したがって、３層メタライズマスクは、少なくと
も、TTL入出力ECL入出力混在用のメタライズマスクとEC
L入出力専用のメタライズマスクの２種類が必要とな
り、品種に応じて使い分けることとなる。なお、品種に
よっては集積回路チップのある一辺にTTL入出力バッフ
ァ回路が集中し、集積回路チップの別の一辺にECL入出
力バッファ回路が集中することが起こるが、その場合に
は、集積回路チップの各コーナ毎にTTL入出力ECL入出力
混在用電源配線パタンとECL入出力専用電源配線パタン
とを使いわけなければならず、このとき３層メタライズ
マスクは新規に製作する必要が生じる。
に示す１パターンにまとめて汎用電源配線パターンとし
ても、ECL入出力専用の電源配線パターンとしては第５
図に示す様な異なる電源配線パターンを準備する必要が
ある。したがって、３層メタライズマスクは、少なくと
も、TTL入出力ECL入出力混在用のメタライズマスクとEC
L入出力専用のメタライズマスクの２種類が必要とな
り、品種に応じて使い分けることとなる。なお、品種に
よっては集積回路チップのある一辺にTTL入出力バッフ
ァ回路が集中し、集積回路チップの別の一辺にECL入出
力バッファ回路が集中することが起こるが、その場合に
は、集積回路チップの各コーナ毎にTTL入出力ECL入出力
混在用電源配線パタンとECL入出力専用電源配線パタン
とを使いわけなければならず、このとき３層メタライズ
マスクは新規に製作する必要が生じる。
TTL入出力FCL入出力混在形マスタースライス方式集積回
路装置の汎用電源配線パターンでは、品種により使用さ
れる入出力バッファ回路が大きく異なり、予め準備され
ている電源配線パタンでは、ある電源配線においては殆
ど電流が流れずに無駄な使われ方をしているにも関わら
ず、隣接している異なった電位を供給している電源配線
においては電流が多く流れて内部電位レベルシフト量が
大きく、電気的特性を劣化させているという欠点があ
る。
路装置の汎用電源配線パターンでは、品種により使用さ
れる入出力バッファ回路が大きく異なり、予め準備され
ている電源配線パタンでは、ある電源配線においては殆
ど電流が流れずに無駄な使われ方をしているにも関わら
ず、隣接している異なった電位を供給している電源配線
においては電流が多く流れて内部電位レベルシフト量が
大きく、電気的特性を劣化させているという欠点があ
る。
上記欠点を解決するための手段として、 本発明の集積回路装置は、少くとも２層配線構造を有す
る集積回路装置において、上層配線層における第１の配
線と第２の配線とが非配線部をはさみ隣接し、かつ、対
向して設置され、前記第１の配線と前記第２の配線とが
前記非配線部内において、下層配線層を用いて布設され
ている第３の配線により短絡されていることを特徴とす
る。
る集積回路装置において、上層配線層における第１の配
線と第２の配線とが非配線部をはさみ隣接し、かつ、対
向して設置され、前記第１の配線と前記第２の配線とが
前記非配線部内において、下層配線層を用いて布設され
ている第３の配線により短絡されていることを特徴とす
る。
以下本発明を実施例を用いて説明する。
第１図と第２図は本発明を用いた一実施例である。第１
図は、TTL入出力ECL入出力混在形マスタースライス方式
集積回路チップの標準的なTTL入出力混在用電源配線パ
タンの一周辺部分の平面図であり、最高電位電源電圧供
給用VCCパッド1Hと最高電位電源圧供給用VCC1Hより集積
回路チップ内部に電力を供給するためのVCC電源配線1H,
1M,1O、中間電位電源電圧供給用GNDパッド11と中間電位
電源電圧供給用GNDパッド11より集積回路チップ内部に
電力を供給するためのGND電源配線12、最低電位電源電
圧供給用VEEパッド13と最低電位電源供給用VEEパッド13
より集積回路チップ内部に電力を供給するためのVEE電
源配線14,18,1C、出力バッファトランジスタ用中間電位
電源電圧供給用GNDAパッド1D,1Fと出力バッファトラン
ジスタ用中間電位電源電圧供給用GNDAバッド1D,1Fより
それぞれ集積回路チップ内部に電力を供給するためのGM
DA電源配線1E,1G、その他入出力バッファ回路動作に必
要な各種基準電圧を供給するための基準電圧供給用配線
1P,1Q,1R,1S,1T,1U,1V、及び第１図では枠しか示してい
ないが、入出力バッファセル領域1W,1Xにより構成され
る。第１図において点線は最下層の第１層電源配線、実
線は中間層の第２層電源配線、１点鎖線は最上層の第３
層電源配線を表わしており、例えば、VCC電源配線1Mは
１−２層間スルーホール1L、第１層電源配線1K、１−２
層間スルーホール1Jを経てVCC電源配線1Iと接続してい
る。また、図面が複雑になるのを避けるため図示しては
いないが、第２層電源配線と第３層電源配線との間には
必要な場所に適宜２−３層間スルーホールが配置されて
いて電気的に導通しているものとする。
図は、TTL入出力ECL入出力混在形マスタースライス方式
集積回路チップの標準的なTTL入出力混在用電源配線パ
タンの一周辺部分の平面図であり、最高電位電源電圧供
給用VCCパッド1Hと最高電位電源圧供給用VCC1Hより集積
回路チップ内部に電力を供給するためのVCC電源配線1H,
1M,1O、中間電位電源電圧供給用GNDパッド11と中間電位
電源電圧供給用GNDパッド11より集積回路チップ内部に
電力を供給するためのGND電源配線12、最低電位電源電
圧供給用VEEパッド13と最低電位電源供給用VEEパッド13
より集積回路チップ内部に電力を供給するためのVEE電
源配線14,18,1C、出力バッファトランジスタ用中間電位
電源電圧供給用GNDAパッド1D,1Fと出力バッファトラン
ジスタ用中間電位電源電圧供給用GNDAバッド1D,1Fより
それぞれ集積回路チップ内部に電力を供給するためのGM
DA電源配線1E,1G、その他入出力バッファ回路動作に必
要な各種基準電圧を供給するための基準電圧供給用配線
1P,1Q,1R,1S,1T,1U,1V、及び第１図では枠しか示してい
ないが、入出力バッファセル領域1W,1Xにより構成され
る。第１図において点線は最下層の第１層電源配線、実
線は中間層の第２層電源配線、１点鎖線は最上層の第３
層電源配線を表わしており、例えば、VCC電源配線1Mは
１−２層間スルーホール1L、第１層電源配線1K、１−２
層間スルーホール1Jを経てVCC電源配線1Iと接続してい
る。また、図面が複雑になるのを避けるため図示しては
いないが、第２層電源配線と第３層電源配線との間には
必要な場所に適宜２−３層間スルーホールが配置されて
いて電気的に導通しているものとする。
第１図の電気配線パタンは、標準的な状態、すなわちTT
L入出力バッファ回路とECL入出力バッファ回路とが同じ
位の割合で使用される場合使用される電源配線パタンで
あり、各々の電源配線には適切な電流が流れ電源配線で
の内部電位レベルシフト量も許容範囲内に抑えられ出力
レベル変動等の電気的特性が劣化することはらいものと
する。
L入出力バッファ回路とECL入出力バッファ回路とが同じ
位の割合で使用される場合使用される電源配線パタンで
あり、各々の電源配線には適切な電流が流れ電源配線で
の内部電位レベルシフト量も許容範囲内に抑えられ出力
レベル変動等の電気的特性が劣化することはらいものと
する。
第２図は、TTL入出力ECL入出力混在形マスタースライス
方式集積回路チップのTTL入出力バッファ回路が多用さ
れている場合のTTL入出力ECL入出力混在用電源配線パタ
ーンの一周辺部分の平面図であり、最高電位電源電圧供
給用VCCパッド2Hと最高電位電源電圧供給用VCCパッド2H
より集積回路チップ内部に電力を供給するためのVCC電
源配線2I,2M,2O、中間電位電源電圧供給用GNDパッド21
と中間電位電源電圧供給用GNDパッド21より集積回路チ
ップ内部に電力を供給するためのGND電源配線22、最低
電位電源電圧供給用VEEパッド23と最低電位電源電圧供
給用VEEパッド23より集積回路チップ内部に電力を供給
するためのVEE電源配線24,28,2C、出力バッファトラン
ジスタ用中間電位電源電圧供給用GNDAパッド2D,2Fと出
力バッファトランジスタ用中間電位電源電圧供給用GNDA
パッド2D,2Fより集積回路チップ内部にそれぞれ集積回
路チップ内部に電力を供給するためのGNDA電源配線2E,2
G、その他入出力バッファ回路動作に必要な各種基準電
圧を供給するための基準電圧供給用配線2P,2Q,2R,2S,2
T,2U,2V、及び第１図同様枠しか示していないが、入出
力バッファセル領域2W,2Xにより構成される。
方式集積回路チップのTTL入出力バッファ回路が多用さ
れている場合のTTL入出力ECL入出力混在用電源配線パタ
ーンの一周辺部分の平面図であり、最高電位電源電圧供
給用VCCパッド2Hと最高電位電源電圧供給用VCCパッド2H
より集積回路チップ内部に電力を供給するためのVCC電
源配線2I,2M,2O、中間電位電源電圧供給用GNDパッド21
と中間電位電源電圧供給用GNDパッド21より集積回路チ
ップ内部に電力を供給するためのGND電源配線22、最低
電位電源電圧供給用VEEパッド23と最低電位電源電圧供
給用VEEパッド23より集積回路チップ内部に電力を供給
するためのVEE電源配線24,28,2C、出力バッファトラン
ジスタ用中間電位電源電圧供給用GNDAパッド2D,2Fと出
力バッファトランジスタ用中間電位電源電圧供給用GNDA
パッド2D,2Fより集積回路チップ内部にそれぞれ集積回
路チップ内部に電力を供給するためのGNDA電源配線2E,2
G、その他入出力バッファ回路動作に必要な各種基準電
圧を供給するための基準電圧供給用配線2P,2Q,2R,2S,2
T,2U,2V、及び第１図同様枠しか示していないが、入出
力バッファセル領域2W,2Xにより構成される。
第２図においても点線は最下層の第１層電源配線、実線
は中間層の第２層電源配線、１点鎖線は最上層の第３層
電源配線を表わしており、例えば、VCC電源配線2Mは１
−２層間スルーホール2L、第１層電源配線2K、１−２層
間スルーホール2Jを経てVCC電源配線2Iと接続してい
る。また、図面が複雑になるのを避けるため図示しては
いないが、第２層電源配線と第３層電源配線との間には
必要な場所に適宜２−３層間スルーホールが配置されて
いて電気的に導通しているものとする。
は中間層の第２層電源配線、１点鎖線は最上層の第３層
電源配線を表わしており、例えば、VCC電源配線2Mは１
−２層間スルーホール2L、第１層電源配線2K、１−２層
間スルーホール2Jを経てVCC電源配線2Iと接続してい
る。また、図面が複雑になるのを避けるため図示しては
いないが、第２層電源配線と第３層電源配線との間には
必要な場所に適宜２−３層間スルーホールが配置されて
いて電気的に導通しているものとする。
今、TTL出力バッファ回路が大部分を占めているある品
種において第１図の電源配線パタンを配置すると出力バ
ッファトランジスタに最高電位を供給するためのVCC電
源配線1Iに非常に大きな電流が流れ、VCC電源配線1Iで
の内部電位レベルシフト量が大きくTLL出力レベル変動
等の電気的特性が劣化してしまう。そのため、第２図の
電源配線パタンを配置することにより対処する。第１図
と第２図の相異点は第１図のVCC電源配線1Iが第２図に
おいては第１図のVEE電源配線18の一部であった３層電
源配線を含めて強化されてVCC電源配線2Iとなり、代わ
りに第１図のVEE電源配線18は第２図においては配線幅
を狭めVEE電源配線28となっている点である。
種において第１図の電源配線パタンを配置すると出力バ
ッファトランジスタに最高電位を供給するためのVCC電
源配線1Iに非常に大きな電流が流れ、VCC電源配線1Iで
の内部電位レベルシフト量が大きくTLL出力レベル変動
等の電気的特性が劣化してしまう。そのため、第２図の
電源配線パタンを配置することにより対処する。第１図
と第２図の相異点は第１図のVCC電源配線1Iが第２図に
おいては第１図のVEE電源配線18の一部であった３層電
源配線を含めて強化されてVCC電源配線2Iとなり、代わ
りに第１図のVEE電源配線18は第２図においては配線幅
を狭めVEE電源配線28となっている点である。
第２図の電源配線パタンによりTTL出力バッファが多用
されている品種において出力バッファトランジスタに最
高電位を供給するためVCC電源配線2Iに流れる電流密度
が低下しVCC電源配線2Iでの内部電位レベルシフト量も
許容範囲内に抑えられ出力レベル変動等の電気的特性が
劣化することはない。このとき、隣接しているVEE電源
配線28にはECL出力バッファ回路が殆ど使用されていな
いため配線輻が減少しても内部電位レベルシフト量は許
容範囲内に抑えられ出力レベル変動等の電気的特性が劣
化することはない。
されている品種において出力バッファトランジスタに最
高電位を供給するためVCC電源配線2Iに流れる電流密度
が低下しVCC電源配線2Iでの内部電位レベルシフト量も
許容範囲内に抑えられ出力レベル変動等の電気的特性が
劣化することはない。このとき、隣接しているVEE電源
配線28にはECL出力バッファ回路が殆ど使用されていな
いため配線輻が減少しても内部電位レベルシフト量は許
容範囲内に抑えられ出力レベル変動等の電気的特性が劣
化することはない。
また、第１図から第２図への配線パターンの変更は第１
層配線および第２層配線で行なうことができ、第３層配
線パターンは一切変更していない。したがって第１層配
線、第２層配線を品種専用メタライズマスク工程とし、
第３層配線は共通パターンによる汎用メタライズマスク
とすることが可能である。
層配線および第２層配線で行なうことができ、第３層配
線パターンは一切変更していない。したがって第１層配
線、第２層配線を品種専用メタライズマスク工程とし、
第３層配線は共通パターンによる汎用メタライズマスク
とすることが可能である。
第３図は本発明の第２の実施例である。
第３図はTTL入出力ECL入出力混在形マスタースライス方
式集積回路チップのECL入出力専用の電源配線パタンの
一周辺部分の平面図であり、高電位電源電圧供給用GND
パッド31と高電位電源電圧供給用GNDパッド31より集積
回路チップ内部に電力を供給するためのGND電源配線3
2、低電位電源電圧供給用VEEパッド33と低電位電源電圧
供給用VEEパッド33より集積回路チップ内部に電力を供
給するためのVEE電源配線34,38,3C、出力バッファトラ
ンジスタ用高電位電源電圧供給用GNDAパッド3D,3Fと出
力バッファトランジスタ用高電位電源供給用GNDAパッド
3D,3Fよりそれぞれ集積回路チップ内部に電力を供給す
るためのGNDA電源配線3E,3G、その他、入出力バッファ
回路動作に必要な各種基準電圧を供給するための基準電
圧供給用配線3P,3Q,3R,3S,3Vおよび図では枠しか示して
いないが、入出力バッファセル領域3W,3Xにより構成さ
れる。
式集積回路チップのECL入出力専用の電源配線パタンの
一周辺部分の平面図であり、高電位電源電圧供給用GND
パッド31と高電位電源電圧供給用GNDパッド31より集積
回路チップ内部に電力を供給するためのGND電源配線3
2、低電位電源電圧供給用VEEパッド33と低電位電源電圧
供給用VEEパッド33より集積回路チップ内部に電力を供
給するためのVEE電源配線34,38,3C、出力バッファトラ
ンジスタ用高電位電源電圧供給用GNDAパッド3D,3Fと出
力バッファトランジスタ用高電位電源供給用GNDAパッド
3D,3Fよりそれぞれ集積回路チップ内部に電力を供給す
るためのGNDA電源配線3E,3G、その他、入出力バッファ
回路動作に必要な各種基準電圧を供給するための基準電
圧供給用配線3P,3Q,3R,3S,3Vおよび図では枠しか示して
いないが、入出力バッファセル領域3W,3Xにより構成さ
れる。
第１図と同様に第３図において、点線は第１層電源配
線、実線は第２電源配線、１点鎖線は第３層電源配線と
の間には必要な場所に適宜２−３層間スルーホールが配
置されているものとする。第３図は、第１図、第２図と
比較して、VCC電源配線1I,1M,1O或いは2I,2M,2Oが除か
れ、全てGND電源配線32としている。また、最高電位電
源電圧供給用VCCパッド1H、或いは2Hは出力バッファト
ランジスタ用高電位電源電圧供給用GNDAパッド3Hとし
て、ECL出力バッファトランジスタの動作に伴なう電源
電圧のゆらぎを低減するのに用いている。さらに、各種
基準電圧供給用配線のうちTTL入出力バッファ回路にし
か使用されない基準電圧供給用配線1T,1U或いは2T,2Uは
布設せず、代わりにVEE電源配線3Cの配線幅を太くしてV
EE電源配線を強化している。
線、実線は第２電源配線、１点鎖線は第３層電源配線と
の間には必要な場所に適宜２−３層間スルーホールが配
置されているものとする。第３図は、第１図、第２図と
比較して、VCC電源配線1I,1M,1O或いは2I,2M,2Oが除か
れ、全てGND電源配線32としている。また、最高電位電
源電圧供給用VCCパッド1H、或いは2Hは出力バッファト
ランジスタ用高電位電源電圧供給用GNDAパッド3Hとし
て、ECL出力バッファトランジスタの動作に伴なう電源
電圧のゆらぎを低減するのに用いている。さらに、各種
基準電圧供給用配線のうちTTL入出力バッファ回路にし
か使用されない基準電圧供給用配線1T,1U或いは2T,2Uは
布設せず、代わりにVEE電源配線3Cの配線幅を太くしてV
EE電源配線を強化している。
第１図のTTL入出力ECL入出力混在用の電源配線パターン
から、第３図のECL入出力専用の電源配線パターンに変
更する場合においても、第１層配線、第２層配線の品種
専用メタライズマスク工程により変更でき、第３層配線
は第１図，第２図に用いたものと同じ汎用メタライズマ
スクにより対処できる。
から、第３図のECL入出力専用の電源配線パターンに変
更する場合においても、第１層配線、第２層配線の品種
専用メタライズマスク工程により変更でき、第３層配線
は第１図，第２図に用いたものと同じ汎用メタライズマ
スクにより対処できる。
以上説明したように本発明は、予め固定されている第３
層配線パタンの用途を品種専用メタライズマスク工程に
より変更することにより、品種専用メタライズマスクの
種類を増加することなく、品種により全く異なる入出力
バッファ回路の使用形態に対して集積回路装置の電気的
特性の向上を計ることができる効果がある。
層配線パタンの用途を品種専用メタライズマスク工程に
より変更することにより、品種専用メタライズマスクの
種類を増加することなく、品種により全く異なる入出力
バッファ回路の使用形態に対して集積回路装置の電気的
特性の向上を計ることができる効果がある。
また、第３層配線パタンが品種により変更される場合に
おいては、第３層配線についても品種用データベースを
整備する必要があり、自動配置配線後の電源接続パタン
の確認も複雑になるが、第３層配線パタンを予め固定さ
れている汎用メタライズパターンにすることにより、第
３層配線の品種用のデータベースは不要となり、自動配
置配線後の電源接続パタンの確認も容易にでき、作業工
数を削減できる効果がある。
おいては、第３層配線についても品種用データベースを
整備する必要があり、自動配置配線後の電源接続パタン
の確認も複雑になるが、第３層配線パタンを予め固定さ
れている汎用メタライズパターンにすることにより、第
３層配線の品種用のデータベースは不要となり、自動配
置配線後の電源接続パタンの確認も容易にでき、作業工
数を削減できる効果がある。
第１図、第２図、第３図は本発明の実施例の集積回路チ
ップの一周辺部の電源配線パタンの平面図、第４図、第
５図は従来の集積回路チップの一周辺部の電源配線パタ
ンの平面図である。 11,41……GNDパッド、12,42……GND電源配線、13,43…
…VEEパッド、14,18,1C,44,48,4C……VEE電源配線、1H,
4H……VCCパッド、1I,1M,1O,4I,4M,4O……VCC電源配
線、1D,1F,4D,4F……GNDAパッド、1E,1G,4E,4G……GNDA
電源配線、15,17,19,1B,1J,1L,1N,45,47,49,4B,4J,4L,4
N……１−２層間スルーホール、16,1A,1K,46,4A,4K……
第１層電源配線、1P,1Q,1R,1S,1T,1U,1V,4P,4Q,4R,4S,4
T,4U,4V……基準電圧供給用配線、1W,1X,4W,4X……入出
力バッファセル領域、21,31,51……GNDパッド、22,32,5
2……GND電源配線、23,33,53……VEEパッド、24,28,2C,
34,38,3C,54,58,5C……VEE電源配線、2D,2F,2H,3D,3F,3
H,5D,5F,5HGNDAパッド、2E,2G,3E,3G,5E,5G……GNDA電
源配線、25,27,29,2B,35,37,39,3B,55,57,59,5B……１
−２層間スルーホール、26,2A,36,3A,56,5A……第１層
電劇配線、2P,2Q,2R,2S,2V,3P,3Q,3R,3S,3V,5P,5Q,5R,5
S,5V……基準電圧供用配線、2W,2X,3W,3X,5W,5X……入
出力バッファセル領域。
ップの一周辺部の電源配線パタンの平面図、第４図、第
５図は従来の集積回路チップの一周辺部の電源配線パタ
ンの平面図である。 11,41……GNDパッド、12,42……GND電源配線、13,43…
…VEEパッド、14,18,1C,44,48,4C……VEE電源配線、1H,
4H……VCCパッド、1I,1M,1O,4I,4M,4O……VCC電源配
線、1D,1F,4D,4F……GNDAパッド、1E,1G,4E,4G……GNDA
電源配線、15,17,19,1B,1J,1L,1N,45,47,49,4B,4J,4L,4
N……１−２層間スルーホール、16,1A,1K,46,4A,4K……
第１層電源配線、1P,1Q,1R,1S,1T,1U,1V,4P,4Q,4R,4S,4
T,4U,4V……基準電圧供給用配線、1W,1X,4W,4X……入出
力バッファセル領域、21,31,51……GNDパッド、22,32,5
2……GND電源配線、23,33,53……VEEパッド、24,28,2C,
34,38,3C,54,58,5C……VEE電源配線、2D,2F,2H,3D,3F,3
H,5D,5F,5HGNDAパッド、2E,2G,3E,3G,5E,5G……GNDA電
源配線、25,27,29,2B,35,37,39,3B,55,57,59,5B……１
−２層間スルーホール、26,2A,36,3A,56,5A……第１層
電劇配線、2P,2Q,2R,2S,2V,3P,3Q,3R,3S,3V,5P,5Q,5R,5
S,5V……基準電圧供用配線、2W,2X,3W,3X,5W,5X……入
出力バッファセル領域。
Claims (1)
- 【請求項１】少なくとも２層配線構造有し、少なくとも
上層配線層の第1,第２および第３の配線が平行に配置さ
れ、前記第1,第２および第３の配線下には、下層配線層
により２つの異なった第1,第２の電源電圧を供給する第
4,第５の配線が前記第1,第２及び第３の配線と平行に配
置されてなる集積回路装置において、必要な電圧の割合
に応じ、前記第１の電源電圧を多く必要とする場合に
は、前記第１の電源電圧を前記第４の配線と前記第1,第
２の配線をスルーホールにより接続して供給し、前記第
２の電源電圧を前記第５の配線と前記第３の配線をスル
ーホールにより接続して供給する構造とし、前記第２の
電源電圧を多く必要とする場合には、前記第１の電源電
圧を前記第４の配線と前記第１の配線をスルーホールに
より接続して供給し、前記第２の電源電圧を前記第５の
配線と前記第2,第３の配線をスルーホールにより接続し
て供給する構造とすることを特徴とする集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61144365A JPH0789568B2 (ja) | 1986-06-19 | 1986-06-19 | 集積回路装置 |
| US07/064,996 US4825276A (en) | 1986-06-19 | 1987-06-18 | Integrated circuit semiconductor device having improved wiring structure |
| EP87305487A EP0250269B1 (en) | 1986-06-19 | 1987-06-19 | Integrated circuit semiconductor device having improved wiring structure |
| DE8787305487T DE3781469T2 (de) | 1986-06-19 | 1987-06-19 | Integrierte halbleiter-schaltung mit einer verbesserten verbindungsstruktur. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61144365A JPH0789568B2 (ja) | 1986-06-19 | 1986-06-19 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63138A JPS63138A (ja) | 1988-01-05 |
| JPH0789568B2 true JPH0789568B2 (ja) | 1995-09-27 |
Family
ID=15360413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61144365A Expired - Lifetime JPH0789568B2 (ja) | 1986-06-19 | 1986-06-19 | 集積回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4825276A (ja) |
| EP (1) | EP0250269B1 (ja) |
| JP (1) | JPH0789568B2 (ja) |
| DE (1) | DE3781469T2 (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4647749A (en) * | 1985-01-17 | 1987-03-03 | Joy Manufacturing Company | Apparatus and method for weld cladding cylindrical objects |
| JPS6435934A (en) * | 1987-07-30 | 1989-02-07 | Hitachi Ltd | Semiconductor integrated circuit device |
| KR0130776B1 (ko) * | 1987-09-19 | 1998-04-06 | 미다 가쓰시게 | 반도체 집적회로 장치 |
| JPH0194636A (ja) * | 1987-10-06 | 1989-04-13 | Hitachi Ltd | 半導体装置 |
| JPH01241843A (ja) * | 1988-03-23 | 1989-09-26 | Nec Corp | 集積回路装置 |
| JPH0738416B2 (ja) * | 1988-04-08 | 1995-04-26 | 富士通株式会社 | 半導体装置 |
| JP2894635B2 (ja) * | 1990-11-30 | 1999-05-24 | 株式会社東芝 | 半導体記憶装置 |
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| JP2919241B2 (ja) * | 1993-09-13 | 1999-07-12 | 日本電気株式会社 | 電源配線 |
| US6307162B1 (en) | 1996-12-09 | 2001-10-23 | International Business Machines Corporation | Integrated circuit wiring |
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| TWI313507B (en) * | 2002-10-25 | 2009-08-11 | Megica Corporatio | Method for assembling chips |
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| US7547969B2 (en) | 2004-10-29 | 2009-06-16 | Megica Corporation | Semiconductor chip with passivation layer comprising metal interconnect and contact pads |
| US8294279B2 (en) * | 2005-01-25 | 2012-10-23 | Megica Corporation | Chip package with dam bar restricting flow of underfill |
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Family Cites Families (9)
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|---|---|---|---|---|
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| DE3066941D1 (en) * | 1979-05-24 | 1984-04-19 | Fujitsu Ltd | Masterslice semiconductor device and method of producing it |
| JPS56138939A (en) * | 1980-03-31 | 1981-10-29 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Master slice type integrated circuit |
| JPS5835963A (ja) * | 1981-08-28 | 1983-03-02 | Fujitsu Ltd | 集積回路装置 |
| JPS594050A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 半導体装置 |
| JPS59158536A (ja) * | 1983-02-28 | 1984-09-08 | Nec Corp | 多層配線を有する半導体装置 |
| JPS60192359A (ja) * | 1984-03-14 | 1985-09-30 | Nec Corp | 半導体メモリ装置 |
| EP0177336B1 (en) * | 1984-10-03 | 1992-07-22 | Fujitsu Limited | Gate array integrated device |
| JPS6344742A (ja) * | 1986-08-12 | 1988-02-25 | Fujitsu Ltd | 半導体装置 |
-
1986
- 1986-06-19 JP JP61144365A patent/JPH0789568B2/ja not_active Expired - Lifetime
-
1987
- 1987-06-18 US US07/064,996 patent/US4825276A/en not_active Expired - Lifetime
- 1987-06-19 DE DE8787305487T patent/DE3781469T2/de not_active Expired - Fee Related
- 1987-06-19 EP EP87305487A patent/EP0250269B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE3781469D1 (de) | 1992-10-08 |
| JPS63138A (ja) | 1988-01-05 |
| EP0250269A2 (en) | 1987-12-23 |
| EP0250269B1 (en) | 1992-09-02 |
| US4825276A (en) | 1989-04-25 |
| EP0250269A3 (en) | 1988-12-14 |
| DE3781469T2 (de) | 1993-01-07 |
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