JPH0357245A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、複数のＩ／Ｏセルと、これらＩ／Ｏセルに接
続される数種類の電源幹線とを備える半導体装置の製造
方法に適用して有効な技術に関するもので、例えば、予
め決められている電源幹線領域内に数種類の電源幹線を
配設する際の技術に利用して有効な技術に関するもので
ある６［従来の技術］ ゲートアレイ等のセミカスタムタイプの半導体装置にお
いては、ゲート形成工程、拡散層形戒工程、絶縁膜形成
工程等のマスター工程を行なった後に、ユーザー仕様に
応じてコンタクト穴形戊工程、配線層形成工程、スルー
ホール形成工程等のスライス工程を行なって半導体装置
を得るようにしている。上記スライス工程においては、
内部領域の配線チャネルに配線を形戒する工程の他に、
外部領域に数種類の電源幹線を配設する工程がある。こ
の外部領域に電源幹線を配設する技術の一例を示した図
が第４図である。

同図において、符号１は半導体チップを、２は該半導体
チップ１に形成される内部領域を、破線で示される３は
多数の工／○セルをアレイ状に連ねる（狛４図における
左右方向）ことにより形威される人出力バッファを、４
　（４ａ，４ｂ，４ｃも含む）は半導体チップ１の縁に
沿って多数設けられる外部パッドをそれぞれ示しており
、この外部パッド４と上記Ｉ／Ｏセルとは各々１対ｌに
対応するように配置されている。

このように構或されるマスタチップに対して、上記Ｉ／
Ｏセルに接続される電源幹線を配設する工程を以下説明
する。

この■／○セルに接続される電源幹線の形成領域は予め
決められており、ゲートアレイタイプの半導体装置にお
いては概ね上記入出力バッファ３の上方を横切る位置と
定められている。この電源幹線の本数及びその幅も予め
決定されており、従，ってユーザー仕様にあまり関係な
く電源幹線の配設が行なわれるようになっている。上記
レジストマスクを用いてパターニングを行なうことによ
り電源幹線を形成すると第４図のようになり、一定本数
、一定幅の電源幹線が得られることになる。

第４図における半導体装置はＥＣＬ／ＴＴＬインターフ
ェース混在の半導体装置であり、符号工ＯはＥＣＬＩ／
Ｏセルの出力用のグランド幹線を，１１はＴＴＬＩ／○
セルの出力用のグランド幹線をそれぞれ示しており、６
は，例えばドライバー系Ｉ／Ｏセルの電源幹線を示して
いる。上述のようにＥＣＬＩ／Ｏセルの出力用のグラン
ド幹線１０、ＴＴＬＩ／○セルの出力用のグランド幹Ｈ
Ｌ１、ドライバー系Ｉ／Ｏセルの電源幹ｇ６の各幹線幅
はそれぞれ同一とされており、幹線１０，１ｌとの間、
１１，６との間の距離もそれぞれ同一とされている。こ
こで、第４図においては図が煩雑になるのを避けるため
に３本の電源幹線１０，１１．６Ｌ，か示されていない
が、実際にはＶｃ　ｃ，Ｖｅｅ，Ｖｓｓ等の他の電源幹
線も配設されている． このように１源幹１ｉ１０，１１，６等が配設し終わっ
たら、該電源幹線１０，１１．６をＥＣＬグランド用電
源バッド４ａ．ＴＴＬグランド用電源パッド４ｂ．ドラ
イバー用電源バッド４Ｃにそれぞれ繋ぐためのハッチン
グで示される配線層２０，２１．２２を形成し、第４図
に示される半導体装置が得られることになる。

［発明が解決しようとする課題コ しかしながら，上記半導体装置の製造方法においては以
下の問題点がある。

すなわち，ユーザー仕様により，例えばＴＴＬＩ／Ｏセ
ルを使用しなかった場合には、上記ＴＴＬ工／Ｏセルの
出力用のグランド幹線ｌ１が全く無駄になってしまい、
チップ面積を有効利用できなくなってしまうという問題
がある。

また，ユーザー仕様により、例えばＴＴＬＩ／Ｏセルと
ＥＣＬＩ／Ｏセルの使用数が片寄っている場合には，上
述のようにその幹線幅が決まってしまっているためにそ
の使用数に応じた最適な幹線幅にできないという問題点
があり，例えばそれが出力用のグランド幹線であった場
合には，使用数の多い方の出力用のグランド幹線のイン
ダクタンスこそは変わらないが、消費電流が増大して該
出力用のグランド幹線のノイズが大きくなってしまうと
共に、このノイズの増大によりＩ／Ｏセルの同時切り換
えの数が限定されてしまうという問題点がある． ここで、ユーザー仕様により、例えばＥＣＬ　Ｉ／Ｏセ
ルとＴＴＬＩ／Ｏセルの何れか一方しか使用しない場合
には使用しない方の出力用のグランド幹線も使用する方
のグランド幹線とする一方、ＥＣＬＩ／ＯセルとＴＴＬ
Ｉ／Ｏセルとを両方共使用する場合には従来どおり決め
られた幹線幅のグランド幹線としてそれぞれ使用し、Ｅ
ＣＬＩ／ＯセルとＴＴＬＩ／Ｏセルの何れか一方しか使
用しない場合におけるグランド幹線の無駄をなくしてチ
ップ面積を有効利用できるようにすると共に，グランド
用電源パッドを多数設け、Ｉ／Ｏセルの使用数に片寄り
がある場合にはこの多数のグランド用電源パッドに工／
○セルの使用数の多い方の出力用のグランド幹線を接続
し、ノイズ低減を図ると共にこのノイズ低減によりＩ／
Ｏセルの同時切り換えの数を多くする方法も考えられる
が，ＥＣＬＩ／○セルとＴＴＬＩ／Ｏセルの何れか一方
しか使用しない場合においては、電源幹線間の面積は相
変わらず無駄になってしまうという問題点があり、■／
○セルの使用数に片寄りがある場合においては，グラン
ド用電源パッドを多数設けるといってもその数には限度
があるのであまり効果が期待できないという問題点があ
る。

本発明は係る問題点に鑑みなされたものであって、ユー
ザー仕様に最適な電源幹線を備え，しかもチップ面積の
有効利用が図られた半導体装置の製造方法を提供するこ
とを目的としている。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、複数の■／○セルと、これらＩ／Ｏセルに接
続される数種類の電源幹線とを備える半導体装置の、予
め決められている電源幹線領域内に前記数種類の電源幹
線を配設するにあたって、ユーザー仕様に応じて電源幹
線の種類及びこの電源幹線の幅を決定するようにしたも
のである。

［作用コ 上記した手段によれば、予め決められている電源幹線領
域内に数種類の電源幹線を配設するにあたって、ユーザ
ー仕様に応じて電源幹線の種類及びこの電源幹線の幅を
決定するようにしたので，必要とされない電源幹線につ
いてはその電源幹線を配設せず、一方必要とされる電源
幹線についてはその電源幹線に必要とされる幹線幅を持
たせて配設でき、しかもその配設を予め決められている
ｆｌ源幹線領域内において面積的に全く無駄なく行なえ
るという作用により，ユーザー仕様に最適な電源幹線を
備えさせ、しかもチップ面積の有効利用を図るという上
記目的が達戊されることになる。

［実施例コ 以下、本発明の実施例を図面を参照しながら説明する。

第１図には本発明に係る半導体装置の製造方法の実施例
を適用して得られた半導体装置の要部が示されている。

この実施例の半導体装置はゲートアレイによリ構威され
るセミカスタムタイプの半導体装置であって、この半導
体装置では、半導体チップ１は内部領域２と外部領域と
に区画され、この外部領域には破線で示される多数の■
／○セルをアレイ状に連ねる（第工図における左右方向
）ことにより形成される入出力バッファ３が配置されて
いると共に、この人出カバッファ３上方を横切る位置が
Ｉ／Ｏセルに接続される電源幹線の形成領域と定められ
ており，半導体チップ１の縁に沿っては上記Ｉ／Ｏセル
と１対１に対応する外部パッド４が多数設けられている
。

そして，この実施例にあっては、上記電源幹線の形成領
域内には，従来技術で説明したＴＴＬＩ／Ｏセルの出力
用のグランド幹線は配設されず、ＥＣＬＩ／Ｏセルの出
力用のグランド幹線５、ドライバー系工／○セルの電源
幹線６，Ｖｃｃ［源幹線７、Ｖ　ｅ　ｅ電源幹線８等が
配設されており，ドライバー系Ｉ／Ｏセルの電源幹線６
、ＶＣＣ電源幹線７、Ｖｅｅ電源幹線８の各幹線幅は同
一とされているが、ＥＣＬＩ／Ｏセルの出力用のグラン
ド幹線５の幹ａ幅は上記の各幹線幅の２倍以上とされて
いる．上記電源幹線の種類及びこの電源幹ＲＩＡ５，６
，７，８の各幅はユーザー仕様に応じてそれぞれ決定さ
れている（詳しくは後述）。

次に，上記構或を有する半導体装置の製造プロセスにつ
いて簡単に説明する。

ゲート形戒工程、拡散層形成工程、絶ａ膜形成工程等の
マスター工程が行なわれたマスタチップはスライス工程
に送られる。このスライス工程においては、ユーザー仕
様に応じてコンタクト穴形戒工程、配線層形成工程，ス
ルーホール形或工程等が行なわれるが、その際に、上述
の外部領域に数種類の電源幹線を配設する工程が行なわ
れる。

この工程においては、ユーザー仕様に応じて電源幹線の
種類及びこの電源幹線の幅が決定される。

本実施例におけるユーザー仕様においてはＥＣＬＩ／○
セルは多数使用されているが，ＴＴＬＩ／Ｏセルは全く
使用されていない。従って、従来技術で配設するように
していたＴＴＬＩ／Ｏセルの出力用のグランド幹線の配
設は必要なく、ＥＣＬＩ／Ｏセルの出力用のグランド幹
，ｔ２５及びその他の必要とされる電源幹線，すなわち
ドライバー系Ｉ／Ｏセルの電源幹線６、ｖｃｃ電源幹線
７、Ｖｅｅ電源幹線８等の幹ｍ幅の決定が行なわれる。

この実施例にあっては、その他の必要とされる電源幹線
６，７．８の幹線幅は機能の面から見て問題ないので各
々同一とされており、従来技術のそれとも同じ理由から
同一にされているが、ＥＣＬＩ／○セルの出力用のグラ
ンド幹線５は、使用されるＥＣＬＩ／Ｏセルの数が多く
ノイズ増大が見込まれることからその幹線幅が広くされ
ている。

このＥＣＬＩ／Ｏセルの出力用のグランド幹［５の配設
は，第２図に示されるように，従来技術で使用していた
ＥＣＬＩ／○セルの出力用のグランド幹，１１０の図に
おける下端からＴＴＬＩ／○セルの出力用のグランド幹
線１１の図における上端までをレジストマスクを用いて
アルミニウム等で全部埋めることにより行なわれる。

このように、本実施例においては、ユーザー仕様に応じ
て，必要とされないＴＴＬＩ／Ｏセルの出力用のグラン
ド幹線についてはその電源幹線をｌｌＩ［！設せず、一
方必要とされるＥＣＬＩ／Ｏセルの出力用のグランド幹
線５及びその他の電源幹線６，７，８についてはその＠
源幹線５，６，７．８に必要とされる幹ＩＩＡ＠をそれ
ぞれ持たせて配設するようにしているので，ユーザー仕
様に最適な電源幹線を配設できるようになっている。

しかも，ＥＣＬＩ／Ｏセルの出力用のグランド幹線５の
配設においては，従来配設していたグラｌンド幹線１０
と１ｌとの間もＥＣＬＩ／○セルの出力用のグランド幹
線５として利用できるようになっているので，従来生じ
ていた無駄な配設領域がなくなり、チップ面積の有効利
用を図ることが可能になっている。

また、本実施例においては、上述の如く、使用されるＥ
ＣＬＩ／Ｏセルの数が多くノイズ増大が見込まれるが、
ＥＣＬＩ／○セルの出方用のグランド幹１５の幹線幅が
広くされているのでノイズ低減がなされるようになって
おり、従って■／○セルの同時切り換えの本数も多くす
ることが可能になっている。

そして、上記の電源幹線配設工程が終わったら、該電源
幹１ｇ５．６等をＥＣＬグランド用電源バッド４ａ，４
ａ、ドライバー用電源パッド４Ｃにそれぞれ繋ぐための
ハッチングで示される配線Ｍ２０，２０．２２を形或し
、第２図に示される電源幹線とは異なるＡｎ状態の半導
体装置が得られることになる。

なお、本実施例においては、従来より広くされたＥＣ：
ＬＩ／Ｏセルの出力用のグランド幹線５には、従来使用
していたＥＣＬグランド用電源パッド４ａの他に従来の
ＴＴＬグランド用電源パッド４ｂ＋ＪＥＣＬグランド用
電源パッド４ａとして接続されているので、ＥＣＬＩ／
○セルの出力用のグランド幹ＬＡ５のノイズ低減がさら
に図られている。

第３図には本発明に係る半導体装置の製造方法の他の実
施例を適用して得られた半導体装置の要部が示されてい
る． この実施例の半導体装置が先の実施例のそ九と違う点は
、ユーザー仕様においてＥＣＬＩ／○セルとＴＴＬＩ／
Ｏセルとを両方共使用していることから、Ｍ１ｇ幹線の
形成領域内には．ＥＣＬｒ／Ｏセルの出力用のグランド
幹＄ｉ５ａとＴＴＬＩ／Ｏセルの出力用のグランド幹１
ｉＡ５ｂとの双方が混在して配設されている点であり、
しかも、この実施例にあっては、双方の工／○セルの使
用数が片寄っている（本実施例においてはＥＣＬＩ／Ｏ
セルの方がかなり多く使用されている）ので、その使用
数の多い方の出力用のグランド幹線幅が広くされている
点も異なっている． この出力用のグランド幹線５ａ，５ｂの幹線幅は、本実
施例においてはＥＣＬＩ／ＯセルとＴＴＬＩ／Ｏセルの
数の比に応じて決定されており、ＥＣＬＩ／○セルとＴ
ＴＬＩ／Ｏセルの数の比が、例えば５：２であったなら
ば、グランド幹線５ａ，５ｂの幹線幅も、その比が５：
２となるように決定されている。

このように、この実施例においても，ユーザー仕様に応
じて、必要とされる電源幹ｌＩＡ５ａ，５ｂ，６，７．
８についてはその電源幹線５ａ，５ｂ，６，７．８に必
要とされる幹線幅をそれぞれ持たせて配設するようにし
ているので，ユーザー仕様に最適な電源幹線を配設でき
るようになっている。

しかも、この実施例においては、上述の如く、グランド
幹線５ａ，５ｂの幹線幅はＥＣＬ’Ｉ／ＯセルとＴＴＬ
Ｉ／Ｏセルの数の比に応じて決定されている、すなわち
その使用数の多い方の幹線幅がその比に応じて広くされ
、一方使用数の少ない方の幹線幅がその比に応じて狭く
されているので、使用数に比例して増大するノイズを低
減することが可能になっており、従ってＩ／Ｏセルの同
時切り換えの本数も多くすることが可能になっている。

その上、上記電源幹ｔｉＡ５ａ，５ｂ，６，７．８の配
設は、予め決められている電源幹線領域内（入出力パッ
ファ３上方を横切る位置）において面積的に全く無駄な
く行なわれており、チップ面積の有効利用を図ることが
可能になっている．なお、上記ＥＣＬＩ／○セルの出力
用のグランド幹！！５ａは、エミッタホロワトランジス
タの電流値が大きく変動することから特にノイズが発生
しやすくなっているので、その点も踏まえてその幹線幅
を決定するように、すなわちＥＣＬＩ／ＯセルとＴＴＬ
Ｉ／Ｏセルの数の比から決定されたＥＣＬＩ／Ｏセルの
出力用のグランド幹線幅を多少広くするようにすること
も可能である。

上記各実施例における半導体装置の製造方法によれば次
のような主たる効果を得ることができる。

すなわち、予め決められている電源幹線領域内（入出力
バッファ３上方を横切る位置）に数種類のＭｌ源幹線を
配設するにあたって，ユーザー仕様に応じて電源幹線の
種類及びこの電源幹線の幅を決定するようにしたので、
必要とされない電源幹線についてはその電源幹線を配設
せず、一方必要とされる電源幹線についてはその電源幹
線に必要とされる幹線幅を持たせて配設でき、しかもそ
の配設を予め決められている電源幹線領域内（人出カバ
ッファ３上方を横切る位Ｍ）において面積的に全く無駄
なく行なえるという作用により，ユーザー仕様に最適な
電．源幹線を備えることが可能になり、しかもチップ面
積の有効利用を図ることが可能になる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。

例えば、上記実施例おいては、ゲートアレイにより構成
された半導体装置に対する適用例だけが述べられている
が、本実施例はセミカスタムタイプの半導体装置全てに
対して適用可能である。

また、上記実施例においては、ユーザー仕様に応じて種
類及び幅が決定される電源幹線を、ノイズ低減等の見地
からＥＣＬＩ／Ｏセルの出力用のグランド幹１５ａ．Ｔ
ＴＬＩ／Ｏセルの出力用のグランド幹１ｉ５ｂだけにし
ているが、本発明は他の電源幹線に対しても同様に適用
できる。

さらにまた、上記実施例においては、従来技術で決めら
れた幹線位置及び幹線幅をなるべく生かすようにしてい
る，すなわちドライバー系Ｉ／Ｏセルの電源幹ｖＡ６，
ｖＣＣ電源幹線７．Ｖｅｅｆｆｉ源幹線８等の幹線位置
及び幹線幅を従来技術のそれと同一にしており、しかも
ＥＣＬＩ／Ｏセルの出力用のグランド幹線５についても
、従来技術で使用していたＥＣ：ＬＩ／Ｏセルの出力用
のグランド幹線１０の図における下端からＴＴＬＩ／Ｏ
セルの出力用のグランド幹線１１の図における上端まで
をレジストマスクを用いてアルミニウム等で全部埋める
ことにより形或するというように従来技術の幹線位置を
生かすようにしているが、幹線位置及び幹線幅は従来技
術のそれに全くとらわれる必要はなく、予め決められて
いる電源幹線領域内であればその幹線位置及び幹線幅は
どのように決められても構わない。

［発明の効果コ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち，複数の工／○セルと、これら工／○セルに接
続される数種類の電源幹線とを備える半導体装置におい
て、予め決められている電源幹線領域内に前記数種類の
電源幹線を配設するにあたって、ユーザー仕様に応じて
電源幹線の種類及びこの電源幹線の幅を決定するように
したので、必要とされない電源幹線についてはその電源
幹線を配設せず、一方必要とされる電ｇ幹線については
その電源幹線に必要とされる幹Ｈ．＠を持たせて配設で
き，しかもその配設を予め決められている電源幹線領域
内において面積的に全く無駄なく行なえるようになる。

その結果、ユーザー仕様に最適な電源幹線を備えること
が可能になり、しかもチップ面積の有効利用を図ること
が可能になる。

【図面の簡単な説明】

第１図は本発明に係る半導体装置の製造方法の実施例を
適用して得られた半導体装置の要部の平面図、 第２図は同上実施例の電源幹線形成工程を説明するため
の図， 第３図は本発明に係る半導体装置の製造方法の他の実施
例を適用して得られた半導体装置の要部の平面図， 第４図は従来技術に係る半導体装置の製造方法を適用し
て得られた半導体装置の要部の平面図である。 ３　−−−−複数のＩ／Ｏセル、５．５ａ，５ｂ，６，
７，８・・・・電源幹線．

Claims (1)

1. 【特許請求の範囲】 １、複数のＩ／Ｏセルと、、これらＩ／Ｏセルに接続さ
   れる数種類の電源幹線とを備える半導体装置において、
   予め決められている電源幹線領域内に前記数種類の電源
   幹線を配設するにあたって、ユーザー仕様に応じて電源
   幹線の種類及びこの電源幹線の幅を決定するようにした
   ことを特徴とする半導体装置の製造方法。 ２、前記電源幹線の種類及びこの電源幹線の幅は、使用
   されるＩ／Ｏセルの種類及び種別されたＩ／Ｏセル同士
   の数の比に応じて決定されることを特徴とする特許請求
   の範囲第１項記載の製造方法。 ３、前記ユーザー仕様に応じて種類及び幅が決定される
   電源幹線は、出力用のグランド幹線であることを特徴と
   する特許請求の範囲第１項または第２項記載の製造方法
   。