JPH073870B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
- Publication number
- JPH073870B2 JPH073870B2 JP62232310A JP23231087A JPH073870B2 JP H073870 B2 JPH073870 B2 JP H073870B2 JP 62232310 A JP62232310 A JP 62232310A JP 23231087 A JP23231087 A JP 23231087A JP H073870 B2 JPH073870 B2 JP H073870B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- semiconductor
- concentration
- semiconductor region
- contact
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 51
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 238000000034 method Methods 0.000 title claims description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 21
- 229910052710 silicon Inorganic materials 0.000 claims description 21
- 239000010703 silicon Substances 0.000 claims description 21
- 239000000758 substrate Substances 0.000 claims description 12
- 239000012535 impurity Substances 0.000 claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229910021332 silicide Inorganic materials 0.000 claims description 8
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 6
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 10
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Substances [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 238000000605 extraction Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- ZXEYZECDXFPJRJ-UHFFFAOYSA-N $l^{3}-silane;platinum Chemical compound [SiH3].[Pt] ZXEYZECDXFPJRJ-UHFFFAOYSA-N 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229910021339 platinum silicide Inorganic materials 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- QZPSXPBJTPJTSZ-UHFFFAOYSA-N aqua regia Chemical compound Cl.O[N+]([O-])=O QZPSXPBJTPJTSZ-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
- 238000010301 surface-oxidation reaction Methods 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置に関し、特にバイポーラト
ランジスタ或いはショットキダイオードを含む半導体集
積回路装置の製造方法に関する。
ランジスタ或いはショットキダイオードを含む半導体集
積回路装置の製造方法に関する。
一般に、バイポーラトランジスタやショットキダイオー
ド等のように半導体基板内に埋込高濃度領域を有する半
導体集積回路では、埋込高濃度領域に対するコンタクト
構造として第４図に示す構造がとられている。第４図に
おいて、半導体基板61には選択酸化法によりフィールド
絶縁膜64を形成し、画成された素子形成領域66に埋込高
濃度第２半導体領域62及び第３半導体領域63を形成し、
ここに素子を構成する。また、これに隣合うコンタクト
領域67に不純物拡散及びドライブインにより埋込高濃度
第２半導体領域62と同一導電型の高濃度第４半導体領域
65を形成し、埋込高濃度第２半導体領域62に対するコン
タクトを取り出している。
ド等のように半導体基板内に埋込高濃度領域を有する半
導体集積回路では、埋込高濃度領域に対するコンタクト
構造として第４図に示す構造がとられている。第４図に
おいて、半導体基板61には選択酸化法によりフィールド
絶縁膜64を形成し、画成された素子形成領域66に埋込高
濃度第２半導体領域62及び第３半導体領域63を形成し、
ここに素子を構成する。また、これに隣合うコンタクト
領域67に不純物拡散及びドライブインにより埋込高濃度
第２半導体領域62と同一導電型の高濃度第４半導体領域
65を形成し、埋込高濃度第２半導体領域62に対するコン
タクトを取り出している。
上述した従来の技術、特にコンタクト構造では第４半導
体領域65の抵抗成分の存在により、素子の動作速度の高
速化には限界がある。特に、この抵抗の存在はバイポー
ラトランジスタのコレクタ直列抵抗やショットキダイオ
ードの直列抵抗を増大し、素子の高速化を阻害する。
体領域65の抵抗成分の存在により、素子の動作速度の高
速化には限界がある。特に、この抵抗の存在はバイポー
ラトランジスタのコレクタ直列抵抗やショットキダイオ
ードの直列抵抗を増大し、素子の高速化を阻害する。
また、高い耐圧を要求される素子では第３半導体領域63
が厚いため、埋込高濃度第２半導体領域62に高濃度第４
半導体領域65を連結するために高温，長時間の熱処理が
必要となる。その結果、埋込高濃度第２半導体領域62中
の不純物の上方拡散により、素子形成領域66に形成され
る素子の特性劣化が起こるという問題がある。
が厚いため、埋込高濃度第２半導体領域62に高濃度第４
半導体領域65を連結するために高温，長時間の熱処理が
必要となる。その結果、埋込高濃度第２半導体領域62中
の不純物の上方拡散により、素子形成領域66に形成され
る素子の特性劣化が起こるという問題がある。
本発明はコンタクト抵抗が低く、かつ熱処理工程が不要
な半導体集積回路装置の製造方法を提供することにあ
る。
な半導体集積回路装置の製造方法を提供することにあ
る。
本発明の半導体集積回路装置の製造方法は、第１半導体
としての半導体基板上に不純物を高濃度に含んだ第２半
導体領域を形成する工程と、この第２半導体領域上の一
部に選択的に絶縁膜を形成する工程と、前記第２半導体
領域上に第３半導体をシリコン成長法により成長して第
３半導体領域を形成する工程と、前記絶縁膜上に形成さ
れた第３半導体の多結晶シリコン部分と絶縁膜とを順次
エッチング除去して前記第２半導体領域が露呈される凹
部を形成する工程と、この凹部内に露出された第２半導
体領域上に第２半導体領域とオーミック特性を有する金
属シリサイドからなるコンタクト電極を形成する工程と
を含んでいる。
としての半導体基板上に不純物を高濃度に含んだ第２半
導体領域を形成する工程と、この第２半導体領域上の一
部に選択的に絶縁膜を形成する工程と、前記第２半導体
領域上に第３半導体をシリコン成長法により成長して第
３半導体領域を形成する工程と、前記絶縁膜上に形成さ
れた第３半導体の多結晶シリコン部分と絶縁膜とを順次
エッチング除去して前記第２半導体領域が露呈される凹
部を形成する工程と、この凹部内に露出された第２半導
体領域上に第２半導体領域とオーミック特性を有する金
属シリサイドからなるコンタクト電極を形成する工程と
を含んでいる。
次に、本発明を図面を参照して説明する。
第１図（ａ）乃至（ｄ）は本発明の製造方法の一実施例
を工程順に示す断面図である。
を工程順に示す断面図である。
ここでは、第１図（ａ）のように、不純物濃度1014〜10
15cm-3のｐ型シリコン基板１上に不純物濃度1018〜1020
cm-3のｎ型高濃度領域２を選択的に設けた後、全面酸化
により約0.1μｍの熱酸化膜を形成する。その後、コン
タクト領域７上にのみこの熱酸化膜３を残して他は除去
する。
15cm-3のｐ型シリコン基板１上に不純物濃度1018〜1020
cm-3のｎ型高濃度領域２を選択的に設けた後、全面酸化
により約0.1μｍの熱酸化膜を形成する。その後、コン
タクト領域７上にのみこの熱酸化膜３を残して他は除去
する。
次に、同図（ｂ）のように前記ｐ型シリコン基板１上に
不純物濃度1015〜1017cm-3のｎ型シリコン４を約２μｍ
成長させる。このとき、前記熱酸化膜３上では多結晶シ
リコン５が成長し、その他の領域上には単結晶シリコン
がエピタキシャル成長される。
不純物濃度1015〜1017cm-3のｎ型シリコン４を約２μｍ
成長させる。このとき、前記熱酸化膜３上では多結晶シ
リコン５が成長し、その他の領域上には単結晶シリコン
がエピタキシャル成長される。
その後、同図（ｃ）のようにフィールド酸化膜６を形成
してコンタクト領域７と素子形成領域８を画成する。続
いて、前記多結晶シリコンと単結晶シリコンのエッチン
グ選択比を利用して前記多結晶シリコン５をドライ又は
ウェットエッチングにより除去し、更に熱酸化膜３もド
ライ又はウェットエッチングにより除去する。
してコンタクト領域７と素子形成領域８を画成する。続
いて、前記多結晶シリコンと単結晶シリコンのエッチン
グ選択比を利用して前記多結晶シリコン５をドライ又は
ウェットエッチングにより除去し、更に熱酸化膜３もド
ライ又はウェットエッチングにより除去する。
この結果、同図（ｄ）のように、多結晶シリコン５及び
熱酸化膜３が存在した部分に凹部が形成され、この凹部
の底面に前記ｎ型高濃度領域２が露呈される。
熱酸化膜３が存在した部分に凹部が形成され、この凹部
の底面に前記ｎ型高濃度領域２が露呈される。
以後、この凹部内に電極用金属等を形成することにより
コンタクト構造を構成でき、このコンタクト電極金属は
ｎ型高濃度領域２に直接接触され、間に他の高濃度半導
体領域が介在されることはない。なお、このコンタクト
電極の形成方法は、次に説明するトランジスタの構造例
の説明と併せて説明する。
コンタクト構造を構成でき、このコンタクト電極金属は
ｎ型高濃度領域２に直接接触され、間に他の高濃度半導
体領域が介在されることはない。なお、このコンタクト
電極の形成方法は、次に説明するトランジスタの構造例
の説明と併せて説明する。
第２図は第１図に示した方法により製造したBi−CMOS
（バイポーラー相補型MOS）集積回路装置の一実施例の
断面図である。
（バイポーラー相補型MOS）集積回路装置の一実施例の
断面図である。
即ち、ｐ型シリコン基板11上にｎ型高濃度埋込領域12,p
型高濃度埋込領域13を形成し、更にこの上にｎ型シリコ
ン14を成長している。このｎ型シリコン14の成長に際し
て、npnバイポーラトランジスタ形成領域30のコレクタ
取り出し領域31に第１図に示した工程を採用し、コンタ
クト用の凹部を形成する。つまり、ｎ型シリコン14の成
長前に全面熱酸化を行い、ｎ型高濃度埋込領域12上のコ
レクタ取り出し領域31以外の酸化膜を除去した後,n型シ
リコン14を成長し、更に、ｎ型ウェル領域15,p型ウェル
領域16の形成，フィールド酸化膜17による素子分離を行
った後、コレクタ取り出し領域31の酸化膜上に成長した
多結晶シリコン及び酸化膜のエッチングを行ってコンタ
クト用凹部を形成する。
型高濃度埋込領域13を形成し、更にこの上にｎ型シリコ
ン14を成長している。このｎ型シリコン14の成長に際し
て、npnバイポーラトランジスタ形成領域30のコレクタ
取り出し領域31に第１図に示した工程を採用し、コンタ
クト用の凹部を形成する。つまり、ｎ型シリコン14の成
長前に全面熱酸化を行い、ｎ型高濃度埋込領域12上のコ
レクタ取り出し領域31以外の酸化膜を除去した後,n型シ
リコン14を成長し、更に、ｎ型ウェル領域15,p型ウェル
領域16の形成，フィールド酸化膜17による素子分離を行
った後、コレクタ取り出し領域31の酸化膜上に成長した
多結晶シリコン及び酸化膜のエッチングを行ってコンタ
クト用凹部を形成する。
その後、ｐチャネルMOSFET形成領域28上にｐ型ソース・
ドレイン領域19及びゲート電極22を形成してｐチャネル
MOSFETを構成し、またｎチャネルMOSFET形成領域領域29
上にｎ型ソース・ドレイン領域20及びゲート電極22を形
成してｎチャネルMOSFETを構成し、更にnpnバイポーラ
トランジスタ形成領域30上にベース領域18,n型エミッタ
領域21及びエミッタ多結晶シリコン24を形成してバイポ
ーラトランジスタを構成している。
ドレイン領域19及びゲート電極22を形成してｐチャネル
MOSFETを構成し、またｎチャネルMOSFET形成領域領域29
上にｎ型ソース・ドレイン領域20及びゲート電極22を形
成してｎチャネルMOSFETを構成し、更にnpnバイポーラ
トランジスタ形成領域30上にベース領域18,n型エミッタ
領域21及びエミッタ多結晶シリコン24を形成してバイポ
ーラトランジスタを構成している。
そして、前記コンタクト用凹部内を始めとしてゲート酸
化膜27,層間絶縁膜23に開設したコンタクトホール内
に、厚さ30nm〜100nmのPtシリサイド層25と、このPtシ
リサイド層とアルミニウムとの反応を防止するためのバ
リアメタルである厚さ100nm程度のTiW膜（図では省略）
と、その上に厚さ500〜1000nmのアルミニウム層26を形
成して素子のコンタクトを形成している。具体的には、
コンタクトホールを形成後、全面に厚さ30nm程度のPtを
堆積し、500℃、20分程度の熱処理を行う。このとき、
シリコン上のPtのみがシリコンと反応してPtシリサイド
化する。そして、未反応のPtを王水により除去後、厚さ
100nm程度のTiW層と電極となる厚さ１μｍのアルミニウ
ム層26を堆積し、これをパターニングする。なお、この
実施例のように、ｎ型の不純物を1019cm-3以上含んだｎ
型高濃度埋込領域12とPtシリサイド層25との接合は、接
触抵抗が小さい良好なオーミック特性を示すことにな
る。
化膜27,層間絶縁膜23に開設したコンタクトホール内
に、厚さ30nm〜100nmのPtシリサイド層25と、このPtシ
リサイド層とアルミニウムとの反応を防止するためのバ
リアメタルである厚さ100nm程度のTiW膜（図では省略）
と、その上に厚さ500〜1000nmのアルミニウム層26を形
成して素子のコンタクトを形成している。具体的には、
コンタクトホールを形成後、全面に厚さ30nm程度のPtを
堆積し、500℃、20分程度の熱処理を行う。このとき、
シリコン上のPtのみがシリコンと反応してPtシリサイド
化する。そして、未反応のPtを王水により除去後、厚さ
100nm程度のTiW層と電極となる厚さ１μｍのアルミニウ
ム層26を堆積し、これをパターニングする。なお、この
実施例のように、ｎ型の不純物を1019cm-3以上含んだｎ
型高濃度埋込領域12とPtシリサイド層25との接合は、接
触抵抗が小さい良好なオーミック特性を示すことにな
る。
したがってこの構成によれば、npnバイポーラトランジ
スタのコレクタ取り出し領域31においては、前記シリサ
イド層25及びアルミニウム層26からなる電極を直接ｎ型
高濃度埋込領域12に接触させてコンタクトをとっている
ため、npnバイポーラトランジスタのコレクタ抵抗の大
幅な低減化が可能となる。また、このコンタクトの形成
に際しては、コンタクト用高濃度領域をｎ型高濃度埋込
領域12に到達させるための熱処理が不要であるため、ｎ
型高濃度埋込領域12やｐ型高濃度埋込領域13からの不純
物の上方拡散を抑えることができる。
スタのコレクタ取り出し領域31においては、前記シリサ
イド層25及びアルミニウム層26からなる電極を直接ｎ型
高濃度埋込領域12に接触させてコンタクトをとっている
ため、npnバイポーラトランジスタのコレクタ抵抗の大
幅な低減化が可能となる。また、このコンタクトの形成
に際しては、コンタクト用高濃度領域をｎ型高濃度埋込
領域12に到達させるための熱処理が不要であるため、ｎ
型高濃度埋込領域12やｐ型高濃度埋込領域13からの不純
物の上方拡散を抑えることができる。
第３図は、第１図に示した方法を用いてショットキダイ
オードを製造した実施例の断面図である。
オードを製造した実施例の断面図である。
即ち、ｐ型シリコン基板41にｎ型高濃度埋込領域42を形
成し、この上にｎ型シリコン領域43を形成している。こ
のｎ型シリコン領域43を形成する際に、第１図の工程を
採用し、コンタクト領域51にｎ型高濃度埋込領域42との
コンタクト用凹部を形成する。この際、フィールド酸化
膜45を形成した後に凹部を形成することは第２図の例と
同じである。
成し、この上にｎ型シリコン領域43を形成している。こ
のｎ型シリコン領域43を形成する際に、第１図の工程を
採用し、コンタクト領域51にｎ型高濃度埋込領域42との
コンタクト用凹部を形成する。この際、フィールド酸化
膜45を形成した後に凹部を形成することは第２図の例と
同じである。
そして、ダイオード領域50にｐ型高濃度領域44を形成し
た後、層間絶縁膜46を開口し、白金シリサイド47,TiW層
48及びアルミニウム層49を形成し、ショットキダイオー
ドを構成する。このとき、コンタクト領域51の凹部内に
も同様に各層47,48,49を形成することにより、コンタク
ト領域51を完成する。
た後、層間絶縁膜46を開口し、白金シリサイド47,TiW層
48及びアルミニウム層49を形成し、ショットキダイオー
ドを構成する。このとき、コンタクト領域51の凹部内に
も同様に各層47,48,49を形成することにより、コンタク
ト領域51を完成する。
本実施例においても、コンタクト領域51においてはコン
タクト用の電極を直接ｎ型高濃度埋込領域42に接触させ
ることができ、前記実施例と同様にコンタクト抵抗の低
減及び各領域における不純物の上方拡散の防止等の効果
が得られる。
タクト用の電極を直接ｎ型高濃度埋込領域42に接触させ
ることができ、前記実施例と同様にコンタクト抵抗の低
減及び各領域における不純物の上方拡散の防止等の効果
が得られる。
本発明の製造方法は、不純物を高濃度に含んだ第２半導
体領域上の一部に選択的に絶縁膜を形成した上で第３半
導体領域を成長させ、その上で絶縁膜上に形成された第
３半導体領域及びこの絶縁膜をエッチング除去して凹部
を形成して金属シリサイドからなるコンタクト電極を形
成しているので、従来の製造工程を大幅に変更すること
なく、しかも工程を増加させることなく低コレクタ抵抗
のバイポーラトランジスタや、低直列抵抗のショットキ
ダイオードの製造が可能となる。
体領域上の一部に選択的に絶縁膜を形成した上で第３半
導体領域を成長させ、その上で絶縁膜上に形成された第
３半導体領域及びこの絶縁膜をエッチング除去して凹部
を形成して金属シリサイドからなるコンタクト電極を形
成しているので、従来の製造工程を大幅に変更すること
なく、しかも工程を増加させることなく低コレクタ抵抗
のバイポーラトランジスタや、低直列抵抗のショットキ
ダイオードの製造が可能となる。
第１図（ａ）乃至第１図（ｄ）は本発明の製造方法を工
程順に示す断面図、第２図は本発明の一実施例の断面
図、第３図は本発明の他の実施例の断面図、第４図は従
来構造の一例を示す断面図である。 １…ｐ型シリコン基板、２…ｎ型高濃度領域、３…熱酸
化膜、４…ｎ型シリコン、５…多結晶シリコン、６…フ
ィールド酸化膜、７…コンタクト領域、８…素子形成領
域、11…ｐ型シリコン基板、12…ｎ型高濃度埋込領域、
13…ｐ型高濃度埋込領域、14…ｎ型シリコン領域、15…
ｎ型ウェル領域、16…ｐ型ウェル領域、17…フィールド
酸化膜、18…ベース領域、19…ｐ領域、20…ｎ領域、21
…ｎ型エミッタ領域、22…ゲート電極、23…層間絶縁
膜、24…エミッタ多結晶シリコン、25…TiW/Ptシリサイ
ド、26…アルミニウム、27…ゲート酸化膜、28…ｐチャ
ネルMOSFET形成領域、29…ｎチャネルMOSFET形成領域、
30…npnバイポーラトランジスタ形成領域、31…コレク
タ取り出し領域、41…ｐ型シリコン基板、42…ｎ型高濃
度埋込領域、43…ｎ型シリコン領域、44…ｐ領域、45…
フィールド酸化膜、46…層間絶縁膜、47…白金シリサイ
ド、48…TiW、49…アルミニウム、50…ダイオード領
域、51…コンタクト領域、61…半導体基板、62…埋込高
濃度第２半導体領域、63…第３半導体領域、64…フィー
ルド絶縁膜、65…高濃度第４半導体領域、66…素子形成
領域、67…コンタクト領域。
程順に示す断面図、第２図は本発明の一実施例の断面
図、第３図は本発明の他の実施例の断面図、第４図は従
来構造の一例を示す断面図である。 １…ｐ型シリコン基板、２…ｎ型高濃度領域、３…熱酸
化膜、４…ｎ型シリコン、５…多結晶シリコン、６…フ
ィールド酸化膜、７…コンタクト領域、８…素子形成領
域、11…ｐ型シリコン基板、12…ｎ型高濃度埋込領域、
13…ｐ型高濃度埋込領域、14…ｎ型シリコン領域、15…
ｎ型ウェル領域、16…ｐ型ウェル領域、17…フィールド
酸化膜、18…ベース領域、19…ｐ領域、20…ｎ領域、21
…ｎ型エミッタ領域、22…ゲート電極、23…層間絶縁
膜、24…エミッタ多結晶シリコン、25…TiW/Ptシリサイ
ド、26…アルミニウム、27…ゲート酸化膜、28…ｐチャ
ネルMOSFET形成領域、29…ｎチャネルMOSFET形成領域、
30…npnバイポーラトランジスタ形成領域、31…コレク
タ取り出し領域、41…ｐ型シリコン基板、42…ｎ型高濃
度埋込領域、43…ｎ型シリコン領域、44…ｐ領域、45…
フィールド酸化膜、46…層間絶縁膜、47…白金シリサイ
ド、48…TiW、49…アルミニウム、50…ダイオード領
域、51…コンタクト領域、61…半導体基板、62…埋込高
濃度第２半導体領域、63…第３半導体領域、64…フィー
ルド絶縁膜、65…高濃度第４半導体領域、66…素子形成
領域、67…コンタクト領域。
Claims (1)
- 【請求項１】第１半導体としての半導体基板上に不純物
を高濃度に含んだ第２半導体領域を形成する工程と、こ
の第２半導体領域上の一部に選択的に絶縁膜を形成する
工程と、前記第２半導体領域上に第３半導体をシリコン
成長法により成長して第３半導体領域を形成する工程
と、前記絶縁膜上に形成された第３半導体の多結晶シリ
コン部分と絶縁膜とを順次エッチング除去して前記第２
半導体領域が露呈される凹部を形成する工程と、この凹
部内に露出された第２半導体領域上に第２半導体領域と
オーミック特性を有する金属シリサイドからなるコンタ
クト電極を形成する工程とを含むことを特徴とする半導
体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62232310A JPH073870B2 (ja) | 1987-09-18 | 1987-09-18 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62232310A JPH073870B2 (ja) | 1987-09-18 | 1987-09-18 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6476756A JPS6476756A (en) | 1989-03-22 |
| JPH073870B2 true JPH073870B2 (ja) | 1995-01-18 |
Family
ID=16937199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62232310A Expired - Lifetime JPH073870B2 (ja) | 1987-09-18 | 1987-09-18 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH073870B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0595087A (ja) * | 1991-10-01 | 1993-04-16 | Nec Corp | 半導体装置の製造方法 |
| JP3003632B2 (ja) | 1997-06-27 | 2000-01-31 | 日本電気株式会社 | 半導体集積回路およびその製造方法 |
| JP2017085184A (ja) * | 2017-02-14 | 2017-05-18 | キヤノン株式会社 | ショットキーバリアダイオード及びそれを用いた装置 |
| CN115411099B (zh) * | 2022-09-28 | 2024-07-02 | 桑德斯微电子器件（南京）有限公司 | 一种纯铂金势垒肖特基二极管的制备方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS562671A (en) * | 1979-06-22 | 1981-01-12 | Nissan Motor Co Ltd | Manufacture of semiconductor diaphragm |
| JPS58216453A (ja) * | 1982-06-09 | 1983-12-16 | Fujitsu Ltd | 半導体装置 |
| JPS6010754A (ja) * | 1983-06-30 | 1985-01-19 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPS61139063A (ja) * | 1984-12-11 | 1986-06-26 | Fujitsu Ltd | 半導体装置およびその製造方法 |
-
1987
- 1987-09-18 JP JP62232310A patent/JPH073870B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6476756A (en) | 1989-03-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0410226B2 (ja) | ||
| JPH07142498A (ja) | 半導体装置およびその製造方法 | |
| JPS63200568A (ja) | Ｃｍｏｓ技術を用いたバイポーラ・トランジスタとその製造方法 | |
| JPH073870B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP2611461B2 (ja) | 半導体集積回路の製造方法 | |
| JP2890509B2 (ja) | 半導体装置の製造方法 | |
| JPS6356708B2 (ja) | ||
| JP2697631B2 (ja) | 半導体装置の製造方法 | |
| JPS60171757A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP2708764B2 (ja) | 半導体集積回路およびその製造方法 | |
| JPS60211867A (ja) | 半導体装置及びその製造方法 | |
| JP2538600B2 (ja) | 半導体装置の製造方法 | |
| JPH0128508B2 (ja) | ||
| JPH01244660A (ja) | Ｂｉ−ＣＭＯＳ半導体装置の製造方法 | |
| JPS63211755A (ja) | 半導体装置の製造方法 | |
| JPH04303963A (ja) | 半導体装置 | |
| JPS6376470A (ja) | 半導体装置の製造方法 | |
| JPS63244666A (ja) | 半導体装置の製造方法 | |
| JPS61251164A (ja) | Ｂｉ−ＭＩＳ集積回路の製造方法 | |
| JPH09205159A (ja) | 半導体装置とその製造方法 | |
| JPH01105576A (ja) | 半導体装置及びその製造方法 | |
| JPH05347311A (ja) | 半導体装置の製造方法 | |
| JPH06177071A (ja) | 半導体装置及びその製造方法 | |
| JPH04129229A (ja) | バイポーラトランジスタの製造方法 | |
| JPH05304164A (ja) | 半導体装置 |