JPH05347311A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05347311A JPH05347311A JP4154888A JP15488892A JPH05347311A JP H05347311 A JPH05347311 A JP H05347311A JP 4154888 A JP4154888 A JP 4154888A JP 15488892 A JP15488892 A JP 15488892A JP H05347311 A JPH05347311 A JP H05347311A
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- Japan
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- layer
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- emitter
- polysilicon
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Abstract
(57)【要約】
【構成】Ｐ型シリコン基板１上にＮ+ 型埋込層２を形成
したのち、Ｎ型エピタキシャル層３を成長させる。つぎ
に素子間分離用のフィールド酸化膜４を形成したのち、
Ｎ+ 型コレクタ引上層５およびベース酸化膜６を形成す
る。つぎにＳｉ−ＭＢＥによりＰ型ベース層７を形成す
る。つぎに層間絶縁膜８を堆積してからコンタクト９
ａ，９ｂ，９ｃを開口したのち、ベースコンタクト９ｂ
上以外の残渣８ａを除去する。つぎにＭＢＥまたはＣＶ
Ｄ法によりＮ+ 型シリコン層１２を選択成長させたの
ち、残渣８ａを除去する。つぎにコンタクト９ａ，９
ｂ，９ｃ上に厚さ１μｍの金属電極１３を形成して素子
部が完成する。 【効果】選択成長したＮ+ 型シリコン層をエミッタとし
たので、Ｐ型ベース層の再分布が生じない。浅いベース
層を維持することが可能になった。
したのち、Ｎ型エピタキシャル層３を成長させる。つぎ
に素子間分離用のフィールド酸化膜４を形成したのち、
Ｎ+ 型コレクタ引上層５およびベース酸化膜６を形成す
る。つぎにＳｉ−ＭＢＥによりＰ型ベース層７を形成す
る。つぎに層間絶縁膜８を堆積してからコンタクト９
ａ，９ｂ，９ｃを開口したのち、ベースコンタクト９ｂ
上以外の残渣８ａを除去する。つぎにＭＢＥまたはＣＶ
Ｄ法によりＮ+ 型シリコン層１２を選択成長させたの
ち、残渣８ａを除去する。つぎにコンタクト９ａ，９
ｂ，９ｃ上に厚さ１μｍの金属電極１３を形成して素子
部が完成する。 【効果】選択成長したＮ+ 型シリコン層をエミッタとし
たので、Ｐ型ベース層の再分布が生じない。浅いベース
層を維持することが可能になった。
Description
【０００１】
【産業上の利用分野】本発明は極めて浅い接合を有する
高性能バイポーラトランジスタの製法に関するものであ
る。
高性能バイポーラトランジスタの製法に関するものであ
る。
【０００２】
【従来の技術】近年、バイポーラトランジスタの高性能
化は著しい。
化は著しい。
【０００３】高性能化するには、第１にパターンを微細
化して、ベース抵抗および寄生抵抗を低減する。第２に
接合を浅く形成して、キャリア走行時間を短縮する。こ
とが必要である。リソグラフィ技術が進歩して、サブミ
クロンパターンが実用化されている。またＳｉ−ＭＢＥ
により極めて浅いベース接合を形成することが可能にな
った。
化して、ベース抵抗および寄生抵抗を低減する。第２に
接合を浅く形成して、キャリア走行時間を短縮する。こ
とが必要である。リソグラフィ技術が進歩して、サブミ
クロンパターンが実用化されている。またＳｉ−ＭＢＥ
により極めて浅いベース接合を形成することが可能にな
った。
【０００４】つぎに従来のＮＰＮトランジスタについ
て、図３（ａ）を参照して工程順に説明する。
て、図３（ａ）を参照して工程順に説明する。
【０００５】Ｐ型シリコン基板１にＮ+ 型埋込層２を形
成したのち、Ｎ型エピタキシャル層３を成長させる。つ
ぎに選択酸化法により素子間分離用のフィールド酸化膜
４を形成したのち、ベース酸化膜６を形成してからＮ+
型コレクタ引上層５を形成する。つぎにＳｉ−ＭＢＥに
よりＰ型ベース７を形成する。つぎにＮ型不純物をドー
プしたエミッタポリシリコン１２ａを堆積してから９０
０〜１１００℃でアニールして、Ｎ+ 型エミッタ１２ｂ
を形成する。
成したのち、Ｎ型エピタキシャル層３を成長させる。つ
ぎに選択酸化法により素子間分離用のフィールド酸化膜
４を形成したのち、ベース酸化膜６を形成してからＮ+
型コレクタ引上層５を形成する。つぎにＳｉ−ＭＢＥに
よりＰ型ベース７を形成する。つぎにＮ型不純物をドー
プしたエミッタポリシリコン１２ａを堆積してから９０
０〜１１００℃でアニールして、Ｎ+ 型エミッタ１２ｂ
を形成する。
【０００６】さらに高速ディジタル回路に用いられる自
己整合型のＮＰＮトランジスタについて、図３（ｂ）を
参照して工程順に説明する。
己整合型のＮＰＮトランジスタについて、図３（ｂ）を
参照して工程順に説明する。
【０００７】これはＰ+ 型ポリシリコン１０を堆積して
から、熱処理してＰ型ベース層７を形成する。つぎにＰ
+ 型ポリシリコン１０をエッチングしてエミッタ予定領
域を開口したのち、層間絶縁膜１１を形成する。つぎに
Ｎ型不純物をドープしたエミッタポリシリコン１２ａを
堆積してから、熱処理してＮ+ 型エミッタ１２ｂを形成
して素子部が完成する。
から、熱処理してＰ型ベース層７を形成する。つぎにＰ
+ 型ポリシリコン１０をエッチングしてエミッタ予定領
域を開口したのち、層間絶縁膜１１を形成する。つぎに
Ｎ型不純物をドープしたエミッタポリシリコン１２ａを
堆積してから、熱処理してＮ+ 型エミッタ１２ｂを形成
して素子部が完成する。
【０００８】このエミッタポリシリコン１２ａはＮＰＮ
トランジスタの高速化に対して大きく貢献してきたが、
今後さらに接合を浅くして高性能化を図るには、つぎの
ような問題がある。 エミッタポリシリコンに高濃度にドープされた不純物
は、そのままでは活性化していないうえ、ポリシリコン
の結晶性も悪い。そのため高温でアニールしてＰ型ベー
ス層の中にエミッタ・ベース接合を形成しなければなら
ない。この高温アニールによってＰ型ベース層の不純物
が拡散・再分布してプロファイルが崩れるので、エミッ
タ・ベース接合が深くなって高性能化が達成できない。 図３（ｂ）に示す自己整合型トランジスタには、さら
につぎのような問題がある。Ｐ+ 型ポリシリコン１０を
用いてベース電極を引出しているので、ベース抵抗を低
減するためＰ+ 型ポリシリコン１０の層抵抗ρs を下げ
る必要がある。そこでＰ+ 型ポリシリコン１０を厚くす
るとエミッタポリシリコン１２ａのアスペクト比（厚さ
と幅との比）が大きくなる。Ｎ+ 型エミッタ１２ｂへの
不純物の供給が減少してキャリャ注入効率が低下してし
まう。ポリシリコンを堆積してから砒素をイオン注入し
てエミッタポリシリコン１２ａを形成する場合に特に深
刻な問題となる。高速化するためエミッタサイズを微細
化しようとすると、さらに大きな障害になる。
トランジスタの高速化に対して大きく貢献してきたが、
今後さらに接合を浅くして高性能化を図るには、つぎの
ような問題がある。 エミッタポリシリコンに高濃度にドープされた不純物
は、そのままでは活性化していないうえ、ポリシリコン
の結晶性も悪い。そのため高温でアニールしてＰ型ベー
ス層の中にエミッタ・ベース接合を形成しなければなら
ない。この高温アニールによってＰ型ベース層の不純物
が拡散・再分布してプロファイルが崩れるので、エミッ
タ・ベース接合が深くなって高性能化が達成できない。 図３（ｂ）に示す自己整合型トランジスタには、さら
につぎのような問題がある。Ｐ+ 型ポリシリコン１０を
用いてベース電極を引出しているので、ベース抵抗を低
減するためＰ+ 型ポリシリコン１０の層抵抗ρs を下げ
る必要がある。そこでＰ+ 型ポリシリコン１０を厚くす
るとエミッタポリシリコン１２ａのアスペクト比（厚さ
と幅との比）が大きくなる。Ｎ+ 型エミッタ１２ｂへの
不純物の供給が減少してキャリャ注入効率が低下してし
まう。ポリシリコンを堆積してから砒素をイオン注入し
てエミッタポリシリコン１２ａを形成する場合に特に深
刻な問題となる。高速化するためエミッタサイズを微細
化しようとすると、さらに大きな障害になる。
【０００９】
【発明が解決しようとする課題】従来のエミッタポリシ
リコンを用いた構造では活性化のために高温アニールを
必要とする。自己整合型トランジスタにおいては、さら
にエミッタポリシリコンのアスペクト比が大きくなって
キャリャ注入効率の低下する。このように浅い接合を形
成するには、問題があって高性能化が難しかった。
リコンを用いた構造では活性化のために高温アニールを
必要とする。自己整合型トランジスタにおいては、さら
にエミッタポリシリコンのアスペクト比が大きくなって
キャリャ注入効率の低下する。このように浅い接合を形
成するには、問題があって高性能化が難しかった。
【００１０】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板の一主面上に形成された一導電型
のコレクタ上に逆導電型のベースを形成する工程と、前
記ベースを覆う絶縁膜を形成したのち、エミッタ予定領
域に開口部を形成する工程と、前記開口部のみに一導電
型のシリコン層を選択成長する工程とを含むものであ
る。
造方法は、半導体基板の一主面上に形成された一導電型
のコレクタ上に逆導電型のベースを形成する工程と、前
記ベースを覆う絶縁膜を形成したのち、エミッタ予定領
域に開口部を形成する工程と、前記開口部のみに一導電
型のシリコン層を選択成長する工程とを含むものであ
る。
【００１１】
【実施例】本発明の第１の実施例について、図１（ａ）
〜（ｄ）を参照して工程順に説明する。
〜（ｄ）を参照して工程順に説明する。
【００１２】はじめに図１（ａ）に示すように、Ｐ型シ
リコン基板１上にＮ+ 型埋込層２を形成したのち、Ｎ型
エピタキシャル層３を成長させる。つぎに選択酸化によ
り素子間分離用のフィールド酸化膜４を形成したのち、
Ｎ+ 型コレクタ引上層５およびベース酸化膜６を形成す
る。
リコン基板１上にＮ+ 型埋込層２を形成したのち、Ｎ型
エピタキシャル層３を成長させる。つぎに選択酸化によ
り素子間分離用のフィールド酸化膜４を形成したのち、
Ｎ+ 型コレクタ引上層５およびベース酸化膜６を形成す
る。
【００１３】つぎに図１（ｂ）に示すように、Ｓｉ−Ｍ
ＢＥにより不純物濃度１×１０18〜３×１０20ｃｍー3、
厚さ２０〜１００ｎｍのＰ型ベース層７を形成する。
ＢＥにより不純物濃度１×１０18〜３×１０20ｃｍー3、
厚さ２０〜１００ｎｍのＰ型ベース層７を形成する。
【００１４】ここでＳｉ−ＭＢＥの代りに光ＣＶＤなど
のＣＶＤ法や、イオン注入法や拡散法を用いて、Ｐ型ベ
ース層７を形成することができる。あるいはＰ型ベース
層７の代りにＳｉＧｅ混晶などのヘテロ結晶を形成して
も同様の効果を得ることができる。
のＣＶＤ法や、イオン注入法や拡散法を用いて、Ｐ型ベ
ース層７を形成することができる。あるいはＰ型ベース
層７の代りにＳｉＧｅ混晶などのヘテロ結晶を形成して
も同様の効果を得ることができる。
【００１５】つぎに層間絶縁膜８を堆積してからベース
コンタクト９ｂ、エミッタコンタクト９ａおよびコレク
タコンタクト９ｃを開口したのち、ベースコンタクト９
ｂ上以外の残渣８ａを除去する。
コンタクト９ｂ、エミッタコンタクト９ａおよびコレク
タコンタクト９ｃを開口したのち、ベースコンタクト９
ｂ上以外の残渣８ａを除去する。
【００１６】つぎに図１（ｃ）に示すように、ガスソー
スＭＢＥやＣＶＤ法などを用いて、エミッタコンタクト
９ａおよびコレクタコンタクト９ｃに、砒素（Ａｓ）、
アンチモン（Ｓｂ）、燐（Ｐ）のうち１つを５×１０19
ｃｍ-3〜１×１０21ｃｍ-3ドープした厚さ１００〜５０
０ｎｍのＮ+ 型シリコン層１２を選択成長させたのち、
残渣８ａを除去する。使用するガスおよびその流量、圧
力を最適化して、ベースコンタクト９ｂの残渣８ａ上に
シリコンが成長しないようにする。
スＭＢＥやＣＶＤ法などを用いて、エミッタコンタクト
９ａおよびコレクタコンタクト９ｃに、砒素（Ａｓ）、
アンチモン（Ｓｂ）、燐（Ｐ）のうち１つを５×１０19
ｃｍ-3〜１×１０21ｃｍ-3ドープした厚さ１００〜５０
０ｎｍのＮ+ 型シリコン層１２を選択成長させたのち、
残渣８ａを除去する。使用するガスおよびその流量、圧
力を最適化して、ベースコンタクト９ｂの残渣８ａ上に
シリコンが成長しないようにする。
【００１７】つぎに図１（ｄ）に示すように、コンタク
ト９ａ，９ｂ，９ｃ上に厚さ１μｍの金属電極１３を形
成して素子部が完成する。金属電極１３としてアルミニ
ウム系金属（Ａｌ、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕ）ま
たは多層金属（Ｔｉ／Ｐｔ／Ａｕ）を用いることができ
る。
ト９ａ，９ｂ，９ｃ上に厚さ１μｍの金属電極１３を形
成して素子部が完成する。金属電極１３としてアルミニ
ウム系金属（Ａｌ、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕ）ま
たは多層金属（Ｔｉ／Ｐｔ／Ａｕ）を用いることができ
る。
【００１８】つぎに本発明の第２の実施例として自己整
合型のトランジスタについて、図２（ａ）〜（ｃ）を参
照して説明する。
合型のトランジスタについて、図２（ａ）〜（ｃ）を参
照して説明する。
【００１９】はじめに図２（ａ）に示すように、Ｐ型シ
リコン基板１にＮ+ 型埋込層２、Ｎ型エピタキシャル層
３、フィールド酸化膜４、Ｎ+ 型コレクタ引上層５、ベ
ース酸化膜６を形成する。ここまでは第１の実施例と同
様である。
リコン基板１にＮ+ 型埋込層２、Ｎ型エピタキシャル層
３、フィールド酸化膜４、Ｎ+ 型コレクタ引上層５、ベ
ース酸化膜６を形成する。ここまでは第１の実施例と同
様である。
【００２０】つぎに図２（ｂ）に示すように、11Ｂ+ を
イオン注入するか、またはＢＣｌ3ガスを熱拡散してＰ
型ベース層７を形成する。つぎに厚さ１５０〜５００ｎ
ｍのＰ+ 型ポリシリコン１０および厚さ１５０〜３００
ｎｍの層間絶縁膜１１を形成したのち、Ｎ+ 型シリコン
層１２を選択成長させる。
イオン注入するか、またはＢＣｌ3ガスを熱拡散してＰ
型ベース層７を形成する。つぎに厚さ１５０〜５００ｎ
ｍのＰ+ 型ポリシリコン１０および厚さ１５０〜３００
ｎｍの層間絶縁膜１１を形成したのち、Ｎ+ 型シリコン
層１２を選択成長させる。
【００２１】つぎに図２（ｃ）に示すように、エミッ
タ、ベース、コレクタのコンタクトの上に厚さ１μｍの
金属電極１３を形成して素子部が完成する。
タ、ベース、コレクタのコンタクトの上に厚さ１μｍの
金属電極１３を形成して素子部が完成する。
【００２２】以上、Ｎ+ 型シリコン層１２上に直接、金
属電極１３を形成したが、Ｎ+ 型シリコン層１２と金属
電極１３との間にＮ+ 型ポリシリコンを挟むことができ
る。Ｎ+ 型ポリシリコンを形成することにより、アロイ
スパイクによるエミッタ・ベース接合の破壊を防ぐこと
ができる。
属電極１３を形成したが、Ｎ+ 型シリコン層１２と金属
電極１３との間にＮ+ 型ポリシリコンを挟むことができ
る。Ｎ+ 型ポリシリコンを形成することにより、アロイ
スパイクによるエミッタ・ベース接合の破壊を防ぐこと
ができる。
【００２３】また、本発明は半導体集積回路のほか、Ｎ
+ 型シリコン基板上にＮ型エピタキシャル層を成長する
ことによりディスクリート・トランジスタ（個別トラン
ジスタ）にも適用することができる。さらに、ＮＰＮト
ランジスタだけでなく、不純物の極性を変更することに
より、ＰＮＰトランジスタにも適用することができる。
+ 型シリコン基板上にＮ型エピタキシャル層を成長する
ことによりディスクリート・トランジスタ（個別トラン
ジスタ）にも適用することができる。さらに、ＮＰＮト
ランジスタだけでなく、不純物の極性を変更することに
より、ＰＮＰトランジスタにも適用することができる。
【００２４】
【発明の効果】選択成長したＮ+ 型シリコン層をエミッ
タとすることにより、バイポーラトランジスタの性能を
向上させるうえで、つぎのような効果がある。 ポリシリコンを用いたときのような、熱処理による活
性化が不要になった。Ｎ+ 型シリコン層を成長しただけ
でＮ+ 型エミッタが形成されるので、Ｐ型ベース層の再
分布が生じない。浅いＰ型ベース層を維持することがで
きる。 自己整合型トランジスタにおいては、ベース抵抗を低
減するためＰ+ 型ポリシリコン層を厚くしてアスペクト
比が大きくなっても、注入効率が低下しない。
タとすることにより、バイポーラトランジスタの性能を
向上させるうえで、つぎのような効果がある。 ポリシリコンを用いたときのような、熱処理による活
性化が不要になった。Ｎ+ 型シリコン層を成長しただけ
でＮ+ 型エミッタが形成されるので、Ｐ型ベース層の再
分布が生じない。浅いＰ型ベース層を維持することがで
きる。 自己整合型トランジスタにおいては、ベース抵抗を低
減するためＰ+ 型ポリシリコン層を厚くしてアスペクト
比が大きくなっても、注入効率が低下しない。
【図１】本発明の第１と実施例を工程順に示す断面図で
ある。
ある。
【図２】本発明の第２の実施例を工程順に示す断面図で
ある。
ある。
【図３】従来のＮＰＮトランジスタを示す断面図であ
る。
る。
１ Ｐ型シリコン基板 ２ Ｎ+ 型埋込層 ３ Ｎ型エピタキシャル層 ４ フィールド酸化膜 ５ Ｎ+ 型コレクタ引上層 ６ ベース酸化膜 ７ Ｐ型ベース層 ８ 層間絶縁膜 ８ａ 残渣 ９ａ エミッタコンタクト ９ｂ ベースコンタクト ９ｃ コレクタコンタクト １０ Ｐ+ 型ポリシリコン １１ 層間絶縁膜 １２ Ｎ+ 型シリコン層 １２ａ エミッタポリシリコン １２ｂ Ｎ+ 型エミッタ １３ 金属電極
Claims (1)
- 【請求項１】 半導体基板の一主面上に形成された一導
電型のコレクタ上に逆導電型のベースを形成する工程
と、前記ベースを覆う絶縁膜を形成したのち、エミッタ
予定領域に開口部を形成する工程と、前記開口部のみに
一導電型のシリコン層を選択成長する工程とを含む半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4154888A JPH05347311A (ja) | 1992-06-15 | 1992-06-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4154888A JPH05347311A (ja) | 1992-06-15 | 1992-06-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05347311A true JPH05347311A (ja) | 1993-12-27 |
Family
ID=15594155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4154888A Withdrawn JPH05347311A (ja) | 1992-06-15 | 1992-06-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05347311A (ja) |
-
1992
- 1992-06-15 JP JP4154888A patent/JPH05347311A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |