JPH09205159A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH09205159A JPH09205159A JP8032799A JP3279996A JPH09205159A JP H09205159 A JPH09205159 A JP H09205159A JP 8032799 A JP8032799 A JP 8032799A JP 3279996 A JP3279996 A JP 3279996A JP H09205159 A JPH09205159 A JP H09205159A
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- JP
- Japan
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- film
- forming
- region
- polysilicon film
- substrate
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 チャネルドープやフィールドドープの再分布
を抑え、かつ界面準位も抑える。 【解決手段】 ＭＯＳトランジスタのソース・ドレイン
接合、及びバイポーラトランジスタのベース、エミッ
タ、コレクタ領域を形成した後、ポリシリコン膜３０を
堆積し、リンを拡散させて低抵抗化する。コンタクトホ
ール領域のポリシリコン膜３０及びその下の酸化膜を除
去してコンタクトホール３２を形成した後、ポリシリコ
ン膜３０上からアルミニウム膜３４をスパッタリング法
により堆積し、写真製版とエッチングによりアルミニウ
ム膜３４とポリシリコン膜３０とをゲート電極及び配線
にパターン化する。
を抑え、かつ界面準位も抑える。 【解決手段】 ＭＯＳトランジスタのソース・ドレイン
接合、及びバイポーラトランジスタのベース、エミッ
タ、コレクタ領域を形成した後、ポリシリコン膜３０を
堆積し、リンを拡散させて低抵抗化する。コンタクトホ
ール領域のポリシリコン膜３０及びその下の酸化膜を除
去してコンタクトホール３２を形成した後、ポリシリコ
ン膜３０上からアルミニウム膜３４をスパッタリング法
により堆積し、写真製版とエッチングによりアルミニウ
ム膜３４とポリシリコン膜３０とをゲート電極及び配線
にパターン化する。
Description
【０００１】
【発明の属する技術分野】本発明はＭＯＳ型半導体装
置、又はＭＯＳトランジスタとバイポーラトランジタス
タが同一基板に形成されているＢｉＣＭＯＳ型半導体装
置に関するものである。
置、又はＭＯＳトランジスタとバイポーラトランジタス
タが同一基板に形成されているＢｉＣＭＯＳ型半導体装
置に関するものである。
【０００２】
【従来の技術】ＭＯＳ型半導体装置及びＢｉＣＭＯＳ型
半導体装置では、ＭＯＳトランジスタのゲート電極とし
てポリシリコンを用いたものとアルミニウムなどのメタ
ル膜を用いたもののいずれもが実施されている。
半導体装置では、ＭＯＳトランジスタのゲート電極とし
てポリシリコンを用いたものとアルミニウムなどのメタ
ル膜を用いたもののいずれもが実施されている。
【０００３】
【発明が解決しようとする課題】ＭＯＳトランジスタの
うちメタルゲート電極を用いたものは、界面準位が多い
問題があり、一方ポリシリコンゲート電極を用いたもの
はゲート電極とメタル配線が別になるため製造工程数が
多くなる問題がある。
うちメタルゲート電極を用いたものは、界面準位が多い
問題があり、一方ポリシリコンゲート電極を用いたもの
はゲート電極とメタル配線が別になるため製造工程数が
多くなる問題がある。
【０００４】ＢｉＣＭＯＳ型半導体装置で、ポリシリコ
ンゲート電極を用いたものでは、バイポーラトランジス
タを形成する際のベース拡散用の熱処理時にはＭＯＳト
ランジスタのチャネルに既に導入されたチャネルドープ
の再分布が大きくなったり、アイソレーションのための
フィールドドープの再分布が大きくなったりするため、
ベースの強い拡散ができず、ＭＯＳトランジスタだけで
なくバイポーラトランジスタの高耐圧化が困難となる。
ンゲート電極を用いたものでは、バイポーラトランジス
タを形成する際のベース拡散用の熱処理時にはＭＯＳト
ランジスタのチャネルに既に導入されたチャネルドープ
の再分布が大きくなったり、アイソレーションのための
フィールドドープの再分布が大きくなったりするため、
ベースの強い拡散ができず、ＭＯＳトランジスタだけで
なくバイポーラトランジスタの高耐圧化が困難となる。
【０００５】一方、メタルゲート電極のＢｉＣＭＯＳ型
半導体装置では、ベース、エミッタの形成及びソース・
ドレインの形成後にＭＯＳトランジスタのチャネルドー
プを行ない、ゲート電極を形成するため、チャネルドー
プ後に再分布を起こす熱処理の工程がないため、チャネ
ルドープの再分布は抑えられ、ＭＯＳトランジスタ特性
の制御性はよくなる。しかし、ゲート電極がメタルであ
るため、界面準位が多く、信頼性に問題がある。
半導体装置では、ベース、エミッタの形成及びソース・
ドレインの形成後にＭＯＳトランジスタのチャネルドー
プを行ない、ゲート電極を形成するため、チャネルドー
プ後に再分布を起こす熱処理の工程がないため、チャネ
ルドープの再分布は抑えられ、ＭＯＳトランジスタ特性
の制御性はよくなる。しかし、ゲート電極がメタルであ
るため、界面準位が多く、信頼性に問題がある。
【０００６】そこで、本発明はＭＯＳトランジスタにお
いては、メタルゲート電極を用いた場合の界面準位の多
い問題を解決し、ポリシリコンゲート電極を用いた場合
の工程数の多い問題を解決することを目的とするもので
ある。また、本発明をＢｉＣＭＯＳ型半導体装置に適用
する際には、ポリシリコンゲートＢｉＣＭＯＳにおける
チャネルドープやフィールドドープの再分布を抑え、か
つメタルゲートＢｉＣＭＯＳでの界面準位の多い問題を
解決することを目的とするものである。
いては、メタルゲート電極を用いた場合の界面準位の多
い問題を解決し、ポリシリコンゲート電極を用いた場合
の工程数の多い問題を解決することを目的とするもので
ある。また、本発明をＢｉＣＭＯＳ型半導体装置に適用
する際には、ポリシリコンゲートＢｉＣＭＯＳにおける
チャネルドープやフィールドドープの再分布を抑え、か
つメタルゲートＢｉＣＭＯＳでの界面準位の多い問題を
解決することを目的とするものである。
【０００７】
【課題を解決するための手段】本発明のＭＯＳ型半導体
装置は、ゲート電極が下層のポリシリコン膜とその上に
直接接触して形成されたメタル膜との二層構造をなし、
そのメタル膜が配線と一体的に形成され、かつソース領
域及びドレイン領域のコンタクトホールを介して基板と
接触している。
装置は、ゲート電極が下層のポリシリコン膜とその上に
直接接触して形成されたメタル膜との二層構造をなし、
そのメタル膜が配線と一体的に形成され、かつソース領
域及びドレイン領域のコンタクトホールを介して基板と
接触している。
【０００８】本発明のＢｉＣＭＯＳ型半導体装置は、上
記構造のＭＯＳトランジスタとバイポーラトランジタス
タとが同一半導体基板に形成されたものであり、そのバ
イポーラトランジタスタは、その配線が下層のポリシリ
コン膜とその上に直接接触して形成されたメタル膜との
二層構造をなし、そのメタル膜がベース領域、エミッタ
領域及びコレクタ領域のコンタクトホールを介して基板
と接触している。
記構造のＭＯＳトランジスタとバイポーラトランジタス
タとが同一半導体基板に形成されたものであり、そのバ
イポーラトランジタスタは、その配線が下層のポリシリ
コン膜とその上に直接接触して形成されたメタル膜との
二層構造をなし、そのメタル膜がベース領域、エミッタ
領域及びコレクタ領域のコンタクトホールを介して基板
と接触している。
【０００９】本発明のＭＯＳ型半導体装置の製造方法
は、次の工程（Ａ）から（Ｄ）を含んでいる。（Ａ）基
板にソース・ドレイン接合を形成する工程、（Ｂ）ゲー
ト領域にゲート酸化膜を形成した後、そのゲート酸化膜
上から基板全面にポリシリコン膜を形成する工程、
（Ｃ）そのポリシリコン膜及びその下の酸化膜に対し、
コンタクトホールを形成するためのパターン化を施す工
程、（Ｄ）ポリシリコン膜上から基板全面にメタル膜を
形成し、そのメタル膜とポリシリコン膜に対してゲート
電極及び配線を形成するためのパターン化を施す工程。
は、次の工程（Ａ）から（Ｄ）を含んでいる。（Ａ）基
板にソース・ドレイン接合を形成する工程、（Ｂ）ゲー
ト領域にゲート酸化膜を形成した後、そのゲート酸化膜
上から基板全面にポリシリコン膜を形成する工程、
（Ｃ）そのポリシリコン膜及びその下の酸化膜に対し、
コンタクトホールを形成するためのパターン化を施す工
程、（Ｄ）ポリシリコン膜上から基板全面にメタル膜を
形成し、そのメタル膜とポリシリコン膜に対してゲート
電極及び配線を形成するためのパターン化を施す工程。
【００１０】本発明のＢｉＣＭＯＳ型半導体装置の製造
方法は、次の工程（Ａ）から（Ｄ）を含んでいる。
（Ａ）基板にＰチャネルトランジスタのソース・ドレイ
ン接合、Ｎチャネルトランジスタのソース・ドレイン接
合、及びバイポーラトランジスタのベース、エミッタ、
コレクタ領域を形成する工程、（Ｂ）ゲート領域にゲー
ト酸化膜を形成した後、そのゲート酸化膜上から基板全
面にポリシリコン膜を形成する工程、（Ｃ）そのポリシ
リコン膜及びその下の酸化膜に対し、コンタクトホール
を形成するためのパターン化を施す工程、（Ｄ）ポリシ
リコン膜上から基板全面にメタル膜を形成し、そのメタ
ル膜とポリシリコン膜に対してゲート電極及び配線を形
成するためのパターン化を施す工程。
方法は、次の工程（Ａ）から（Ｄ）を含んでいる。
（Ａ）基板にＰチャネルトランジスタのソース・ドレイ
ン接合、Ｎチャネルトランジスタのソース・ドレイン接
合、及びバイポーラトランジスタのベース、エミッタ、
コレクタ領域を形成する工程、（Ｂ）ゲート領域にゲー
ト酸化膜を形成した後、そのゲート酸化膜上から基板全
面にポリシリコン膜を形成する工程、（Ｃ）そのポリシ
リコン膜及びその下の酸化膜に対し、コンタクトホール
を形成するためのパターン化を施す工程、（Ｄ）ポリシ
リコン膜上から基板全面にメタル膜を形成し、そのメタ
ル膜とポリシリコン膜に対してゲート電極及び配線を形
成するためのパターン化を施す工程。
【００１１】
【実施例】図１から図３により本発明をＢｉＣＭＯＳ型
半導体装置に適用した実施例を製造方法とともに示す。
ＭＯＳトランジスタへの適用は、そのうちのＭＯＳトラ
ンジスタ部分の製造方法及びその構造として含まれてい
る。
半導体装置に適用した実施例を製造方法とともに示す。
ＭＯＳトランジスタへの適用は、そのうちのＭＯＳトラ
ンジスタ部分の製造方法及びその構造として含まれてい
る。
【００１２】（Ａ）Ｐ型シリコン基板２の全面を高温の
酸化雰囲気にさらし、シリコン酸化膜を成長させた後、
写真製版とエッチングによりその酸化膜に埋込み領域の
開口パターンを形成する。その後、全面にアンチモン膜
を堆積し、２００〜３００℃で熱拡散させて埋込層４を
形成する。ウエハ全面のシリコン酸化膜を剥離した後、
シラン化合物とリン化合物を高温（約１２００℃）で分
解反応させて基板上にＮ型単結晶シリコンをエピタキシ
ャル成長させる。そのエピタキシャル層６の厚さは約１
４μｍとする。
酸化雰囲気にさらし、シリコン酸化膜を成長させた後、
写真製版とエッチングによりその酸化膜に埋込み領域の
開口パターンを形成する。その後、全面にアンチモン膜
を堆積し、２００〜３００℃で熱拡散させて埋込層４を
形成する。ウエハ全面のシリコン酸化膜を剥離した後、
シラン化合物とリン化合物を高温（約１２００℃）で分
解反応させて基板上にＮ型単結晶シリコンをエピタキシ
ャル成長させる。そのエピタキシャル層６の厚さは約１
４μｍとする。
【００１３】（Ｂ）エピタキシャル層６上にフィールド
酸化膜となるシリコン酸化膜８を約８０００Åの厚さに
形成し、分離領域１０のシリコン酸化膜を除去してアイ
ソレーションパターンを形成する。シリコン酸化膜が除
去された分離領域１０にボロンをイオン注入法などによ
り導入する。１２ａはボロン導入領域である。
酸化膜となるシリコン酸化膜８を約８０００Åの厚さに
形成し、分離領域１０のシリコン酸化膜を除去してアイ
ソレーションパターンを形成する。シリコン酸化膜が除
去された分離領域１０にボロンをイオン注入法などによ
り導入する。１２ａはボロン導入領域である。
【００１４】（Ｃ）ドライブ酸化を行なって分離領域１
０からエピタキシャル層６にボロン拡散層１２ａを形成
する。Ｐウエルを形成する領域の酸化膜８を除去し、Ｐ
ウエル用の不純物ボロンをイオン注入した後、ドライブ
酸化を行なってＰウエル１４を形成する。
０からエピタキシャル層６にボロン拡散層１２ａを形成
する。Ｐウエルを形成する領域の酸化膜８を除去し、Ｐ
ウエル用の不純物ボロンをイオン注入した後、ドライブ
酸化を行なってＰウエル１４を形成する。
【００１５】（Ｄ）ベース領域及びＰチャネルＭＯＳト
ランジスタのソース・ドレイン領域の酸化膜８を除去
し、Ｐ型不純物のボロンをイオン注入法により導入す
る。その導入されたボロンを熱拡散（１１００℃）でド
ライブ酸化をして、ベース領域１６、ＰチャネルＭＯＳ
トランジスタのソース・ドレイン領域１８を形成する。
ランジスタのソース・ドレイン領域の酸化膜８を除去
し、Ｐ型不純物のボロンをイオン注入法により導入す
る。その導入されたボロンを熱拡散（１１００℃）でド
ライブ酸化をして、ベース領域１６、ＰチャネルＭＯＳ
トランジスタのソース・ドレイン領域１８を形成する。
【００１６】（Ｅ）エミッタ領域、コレクタコンタクト
領域、及びＮチャネルＭＯＳトランジスタのソース・ド
レイン領域の酸化膜８を除去し、Ｎ型不純物のリンを気
相成長させたＰＳＧ膜からの固相拡散により導入し、そ
の導入されたリンを熱拡散（１０５０℃）でドライブ酸
化をして、エミッタ領域２０、コレクタコンタクト領域
２１、及びＮチャネルＭＯＳトランジスタのソース・ド
レイン領域２２を形成する。
領域、及びＮチャネルＭＯＳトランジスタのソース・ド
レイン領域の酸化膜８を除去し、Ｎ型不純物のリンを気
相成長させたＰＳＧ膜からの固相拡散により導入し、そ
の導入されたリンを熱拡散（１０５０℃）でドライブ酸
化をして、エミッタ領域２０、コレクタコンタクト領域
２１、及びＮチャネルＭＯＳトランジスタのソース・ド
レイン領域２２を形成する。
【００１７】（Ｆ）写真製版とエッチングにより、ＭＯ
Ｓトランジスタのゲート領域とコンタクトホール領域の
酸化膜８を除去するようにパターン化を施した後、膜厚
５００〜１５００Åのゲート酸化膜２４とコンタクトホ
ール領域の酸化膜を形成する。
Ｓトランジスタのゲート領域とコンタクトホール領域の
酸化膜８を除去するようにパターン化を施した後、膜厚
５００〜１５００Åのゲート酸化膜２４とコンタクトホ
ール領域の酸化膜を形成する。
【００１８】（Ｇ）ＰチャネルＭＯＳトランジスタのチ
ャネル領域以外をフォトレジスト２６で被い、しきい値
電圧制御用のボロンイオン２８をチャネルドープとして
注入する。ここまでの工程は既知である。
ャネル領域以外をフォトレジスト２６で被い、しきい値
電圧制御用のボロンイオン２８をチャネルドープとして
注入する。ここまでの工程は既知である。
【００１９】（Ｈ）フォトレジスト２６を除去した後、
ポリシリコン膜３０を例えば２０００Åの厚さに堆積
し、その上にリンを堆積してポリシリコン膜３０に拡散
させて低抵抗化する。基板の拡散領域とコンタクトをと
るコンタクトホール領域のポリシリコン膜３０及びその
下の酸化膜を写真製版とエッチングにより除去し、コン
タクトホール３２を形成する。
ポリシリコン膜３０を例えば２０００Åの厚さに堆積
し、その上にリンを堆積してポリシリコン膜３０に拡散
させて低抵抗化する。基板の拡散領域とコンタクトをと
るコンタクトホール領域のポリシリコン膜３０及びその
下の酸化膜を写真製版とエッチングにより除去し、コン
タクトホール３２を形成する。
【００２０】（Ｉ）ポリシリコン膜３０上からアルミニ
ウム膜３４をスパッタリング法により堆積し、写真製版
とエッチングによりアルミニウム膜３４とポリシリコン
膜３０とをゲート電極及び配線にパターン化する。その
後、パッシベーション膜を形成する。２層配線とする場
合にはパッシベーション膜に代えて層間絶縁膜を形成
し、２層目のアルミニウム配線を形成した後にパッシベ
ーション膜を形成する。
ウム膜３４をスパッタリング法により堆積し、写真製版
とエッチングによりアルミニウム膜３４とポリシリコン
膜３０とをゲート電極及び配線にパターン化する。その
後、パッシベーション膜を形成する。２層配線とする場
合にはパッシベーション膜に代えて層間絶縁膜を形成
し、２層目のアルミニウム配線を形成した後にパッシベ
ーション膜を形成する。
【００２１】図３（Ｉ）にはパッシベーション膜などは
描かれていないが、ＮチャネルＭＯＳトランジスタ、Ｐ
チャネルＭＯＳトランジスタ、及びＮＰＮバイポーラト
ランジスタが完成した状態として描かれている。
描かれていないが、ＮチャネルＭＯＳトランジスタ、Ｐ
チャネルＭＯＳトランジスタ、及びＮＰＮバイポーラト
ランジスタが完成した状態として描かれている。
【００２２】ＭＯＳトランジスタでは、ゲート電極は下
層のポリシリコン膜３０とその上に直接接触して形成さ
れたアルミニウム膜３４との二層構造となっている。配
線も下層のポリシリコン膜３０とその上に直接接触して
形成されたアルミニウム膜３４との二層構造となってお
り、ゲート電極と配線は一体的に形成されている。配線
と基板とを接続するために、ソース領域上及びドレイン
領域上にはコンタクトホールが形成され、二層構造の配
線のうちアルミニウム膜３４がコンタクトホールを介し
て基板と接触している。
層のポリシリコン膜３０とその上に直接接触して形成さ
れたアルミニウム膜３４との二層構造となっている。配
線も下層のポリシリコン膜３０とその上に直接接触して
形成されたアルミニウム膜３４との二層構造となってお
り、ゲート電極と配線は一体的に形成されている。配線
と基板とを接続するために、ソース領域上及びドレイン
領域上にはコンタクトホールが形成され、二層構造の配
線のうちアルミニウム膜３４がコンタクトホールを介し
て基板と接触している。
【００２３】バイポーラトランジタスタにおいてもその
配線が下層のポリシリコン膜３０とその上に直接接触し
て形成されたアルミニウム膜３４との二層構造となって
いる。配線と基板とを接続するために、ベース領域上、
エミッタ領域上及びコレクタ領域上にはコンタクトホー
ルが形成され、二層構造の配線のうちアルミニウム膜３
４がそのコンタクトホールを介して基板と接触してい
る。
配線が下層のポリシリコン膜３０とその上に直接接触し
て形成されたアルミニウム膜３４との二層構造となって
いる。配線と基板とを接続するために、ベース領域上、
エミッタ領域上及びコレクタ領域上にはコンタクトホー
ルが形成され、二層構造の配線のうちアルミニウム膜３
４がそのコンタクトホールを介して基板と接触してい
る。
【００２４】実施例における不純物の導入方法は、イオ
ン注入法でも拡散法でもよく、またＰ型不純物はボロン
でもＢＦ2でもよく、Ｎ型不純物はリンでも砒素でもよ
い。ポリシリコン膜上に形成するメタル膜は、純アルミ
ニウム膜の他、アルミニウムにわずかのＳｉやＣｕを含
有したアルミニウム合金膜など、一般に半導体装置のゲ
ート電極材料や配線材料として使用されているものであ
ればいずれであってもよい。
ン注入法でも拡散法でもよく、またＰ型不純物はボロン
でもＢＦ2でもよく、Ｎ型不純物はリンでも砒素でもよ
い。ポリシリコン膜上に形成するメタル膜は、純アルミ
ニウム膜の他、アルミニウムにわずかのＳｉやＣｕを含
有したアルミニウム合金膜など、一般に半導体装置のゲ
ート電極材料や配線材料として使用されているものであ
ればいずれであってもよい。
【００２５】
【発明の効果】本発明ではＭＯＳトランジスタのゲート
電極を下層のポリシリコン膜とその上に直接接触して形
成されたメタル膜との二層構造とし、そのメタル膜が配
線と一体的に形成され、かつソース領域及びドレイン領
域のコンタクトホールを介して基板と接触するようにし
たので、従来のアルミニウムゲートのＭＯＳトランジス
タの欠点とされる界面準位によるしきい値のばらつき
を、量産精度で±０．５Ｖであったものを±０．２Ｖ以
下に改善することができる。また、ＢＴ（バイアステス
ト）によるしきい値のシフトも殆どなくなり、信頼性を
向上させることができる。
電極を下層のポリシリコン膜とその上に直接接触して形
成されたメタル膜との二層構造とし、そのメタル膜が配
線と一体的に形成され、かつソース領域及びドレイン領
域のコンタクトホールを介して基板と接触するようにし
たので、従来のアルミニウムゲートのＭＯＳトランジス
タの欠点とされる界面準位によるしきい値のばらつき
を、量産精度で±０．５Ｖであったものを±０．２Ｖ以
下に改善することができる。また、ＢＴ（バイアステス
ト）によるしきい値のシフトも殆どなくなり、信頼性を
向上させることができる。
【図１】一実施例を製造方法とともに示す製造工程の前
段部の工程断面図である。
段部の工程断面図である。
【図２】同実施例を製造方法とともに示す製造工程の中
段部の工程断面図である。
段部の工程断面図である。
【図３】同実施例を製造方法とともに示す製造工程の後
段部の工程断面図である。
段部の工程断面図である。
２ シリコン基板 ８ 酸化膜 １６ ベース領域 １８，２２ ソース・ドレイン領域 ２０ エミッタ領域 ２１ コレクタコンタクト領域 ２４ ゲート酸化膜 ３０ ポリシリコン膜 ３２ コンタクトホール ３４ アルミニウム膜
Claims (4)
- 【請求項１】 ゲート電極が下層のポリシリコン膜とそ
の上に直接接触して形成されたメタル膜との二層構造を
なし、そのメタル膜は配線と一体的に形成され、かつソ
ース領域及びドレイン領域のコンタクトホールを介して
基板と接触していることを特徴とするＭＯＳ型半導体装
置。 - 【請求項２】 ＭＯＳトランジスタとバイポーラトラン
ジタスタが同一基板に形成されているＢｉＣＭＯＳ型半
導体装置において、 ＭＯＳトランジスタはゲート電極が下層のポリシリコン
膜とその上に直接接触して形成されたメタル膜との二層
構造をなし、そのメタル膜が配線と一体的に形成され、
かつソース領域及びドレイン領域のコンタクトホールを
介して基板と接触しているものであり、 バイポーラトランジタスタは、その配線が下層のポリシ
リコン膜とその上に直接接触して形成されたメタル膜と
の二層構造をなし、そのメタル膜がベース領域、エミッ
タ領域及びコレクタ領域のコンタクトホールを介して基
板と接触しているものであることを特徴とするＢｉＣＭ
ＯＳ型半導体装置。 - 【請求項３】 以下の工程（Ａ）から（Ｄ）を含むＭＯ
Ｓ型半導体装置の製造方法。 （Ａ）基板にソース・ドレイン接合を形成する工程、
（Ｂ）ゲート領域にゲート酸化膜を形成した後、そのゲ
ート酸化膜上から基板全面にポリシリコン膜を形成する
工程、（Ｃ）そのポリシリコン膜及びその下の酸化膜に
対し、コンタクトホールを形成するためのパターン化を
施す工程、（Ｄ）ポリシリコン膜上から基板全面にメタ
ル膜を形成し、そのメタル膜とポリシリコン膜に対して
ゲート電極及び配線を形成するためのパターン化を施す
工程。 - 【請求項４】 以下の工程（Ａ）から（Ｄ）を含むＢｉ
ＣＭＯＳ型半導体装置の製造方法。 （Ａ）基板にＰチャネルトランジスタのソース・ドレイ
ン接合、Ｎチャネルトランジスタのソース・ドレイン接
合、及びバイポーラトランジスタのベース、エミッタ、
コレクタ領域を形成する工程、（Ｂ）ゲート領域にゲー
ト酸化膜を形成した後、そのゲート酸化膜上から基板全
面にポリシリコン膜を形成する工程、（Ｃ）そのポリシ
リコン膜及びその下の酸化膜に対し、コンタクトホール
を形成するためのパターン化を施す工程、（Ｄ）ポリシ
リコン膜上から基板全面にメタル膜を形成し、そのメタ
ル膜とポリシリコン膜に対してゲート電極及び配線を形
成するためのパターン化を施す工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8032799A JPH09205159A (ja) | 1996-01-26 | 1996-01-26 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8032799A JPH09205159A (ja) | 1996-01-26 | 1996-01-26 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09205159A true JPH09205159A (ja) | 1997-08-05 |
Family
ID=12368902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8032799A Pending JPH09205159A (ja) | 1996-01-26 | 1996-01-26 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09205159A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006253376A (ja) * | 2005-03-10 | 2006-09-21 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
-
1996
- 1996-01-26 JP JP8032799A patent/JPH09205159A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006253376A (ja) * | 2005-03-10 | 2006-09-21 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040304 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050726 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20050802 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20051016 |
|
| A02 | Decision of refusal |
Effective date: 20051129 Free format text: JAPANESE INTERMEDIATE CODE: A02 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20060105 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060124 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Effective date: 20060210 Free format text: JAPANESE INTERMEDIATE CODE: A911 |
|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Effective date: 20070209 Free format text: JAPANESE INTERMEDIATE CODE: A912 |