JPH0738990Y2 - 電子機器の電圧低下検出回路 - Google Patents
電子機器の電圧低下検出回路Info
- Publication number
- JPH0738990Y2 JPH0738990Y2 JP1988080334U JP8033488U JPH0738990Y2 JP H0738990 Y2 JPH0738990 Y2 JP H0738990Y2 JP 1988080334 U JP1988080334 U JP 1988080334U JP 8033488 U JP8033488 U JP 8033488U JP H0738990 Y2 JPH0738990 Y2 JP H0738990Y2
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- JP
- Japan
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- flop
- flip
- power supply
- ram
- detection circuit
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- Expired - Lifetime
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- 238000010586 diagram Methods 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
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- 239000000446 fuel Substances 0.000 description 2
- QFTYEBTUFIFTHD-UHFFFAOYSA-N 1-[6,7-dimethoxy-1-[1-(6-methoxynaphthalen-2-yl)ethyl]-3,4-dihydro-1H-isoquinolin-2-yl]-2-piperidin-1-ylethanone Chemical compound C1=CC2=CC(OC)=CC=C2C=C1C(C)C(C1=CC(OC)=C(OC)C=C1CC1)N1C(=O)CN1CCCCC1 QFTYEBTUFIFTHD-UHFFFAOYSA-N 0.000 description 1
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- Debugging And Monitoring (AREA)
Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案はマイクロコンピュータ及びメモリ保護用バック
アップ電源回路を有する電子機器、特に車載用電子機器
のバックアップ電源の電圧低下検出回路に関するもので
ある。
アップ電源回路を有する電子機器、特に車載用電子機器
のバックアップ電源の電圧低下検出回路に関するもので
ある。
近年、自動車等に対する排ガスの洗浄化、省エネルギー
化、あるいは運転性能の向上等の要求を満足させるべ
く、エンジン或いはトランスミッション等を電子的に制
御する電子制御装置が数多く開発されている。これらの
電子制御装置では制御の複雑化に伴いマイクロコンピュ
ータを用いるのが一般的となっている。例えば燃料噴射
装置にあっては、各種センサによって検出したエンジン
の動作情報をマイクロコンピュータで処理し、燃料噴射
量、噴射タイミング等を制御している。
化、あるいは運転性能の向上等の要求を満足させるべ
く、エンジン或いはトランスミッション等を電子的に制
御する電子制御装置が数多く開発されている。これらの
電子制御装置では制御の複雑化に伴いマイクロコンピュ
ータを用いるのが一般的となっている。例えば燃料噴射
装置にあっては、各種センサによって検出したエンジン
の動作情報をマイクロコンピュータで処理し、燃料噴射
量、噴射タイミング等を制御している。
このような電子制御装置は通常、自動車のイグニッショ
ンスイッチをONとした時だけ動作するが、イグニッショ
ンスイッチをOFFとした時も、メモリ（RAM）の内容を保
護する必要がある場合はRAMの電源、或いはワンチップ
マイクロコンピュータ（CPU）の場合はCPUの電源をイグ
ニッションスイッチを経由せず直接バッテリーから供給
することが行なわれている（この電源はバックアップ電
源と称される）。このようにして保護されたRAMに書込
まれた内容の例としては、自己診断の結果のデータ、可
動部の位置を検出するセンサの取付誤差を修正する補正
データ等がある。
ンスイッチをONとした時だけ動作するが、イグニッショ
ンスイッチをOFFとした時も、メモリ（RAM）の内容を保
護する必要がある場合はRAMの電源、或いはワンチップ
マイクロコンピュータ（CPU）の場合はCPUの電源をイグ
ニッションスイッチを経由せず直接バッテリーから供給
することが行なわれている（この電源はバックアップ電
源と称される）。このようにして保護されたRAMに書込
まれた内容の例としては、自己診断の結果のデータ、可
動部の位置を検出するセンサの取付誤差を修正する補正
データ等がある。
このようにバックアップされたRAMを有する電子制御装
置においては、RAMから読み出したデータが正しく書込
まれたデータであるか、或いは最初にバッテリーを接続
した直後の不安定な状態でのデータであるかを区別し、
後者の場合には初期データを書込んでイニシャライズし
ておく必要がある。第３図はこのバッテリーが継続して
接続されているか、或いは一度外された経歴があるかを
判別する従来の電圧低下検出回路の構成を示す図であ
る。
置においては、RAMから読み出したデータが正しく書込
まれたデータであるか、或いは最初にバッテリーを接続
した直後の不安定な状態でのデータであるかを区別し、
後者の場合には初期データを書込んでイニシャライズし
ておく必要がある。第３図はこのバッテリーが継続して
接続されているか、或いは一度外された経歴があるかを
判別する従来の電圧低下検出回路の構成を示す図であ
る。
同図において、21はバックアップ電源入力端子であり、
CPUにイグニッションスイッチによる正規の電源が接続
されていない状態で最初にこのバックアップ電源入力端
子21にバックアップ電源（バッテリー）が接続されてる
時は時定数回路26（抵抗器Ｒ及びコンデンサＣで構成さ
れる）によってフリップフロップ22がセットされ出力25
はＨ（高）レベルとなる。この後イグニッションスイッ
チ（図示せず）がONとなって正規の電源が接続されCPU2
3が動作を始めると、上記出力25をチェックし、該出力2
5がＨレベルであればバックアップ電源（バッテリー）
がバックアップ電源入力端子21に接続された直後の状態
と判断し、バックアップRAMの内容が不定の状態である
から、該バックアップRAMをイニシャライズし、次回の
イグニッションスイッチのONに備えてフリップフロップ
22のリセット端子24にリセット信号を出力する。即ち、
CPUが動作を開始した時点で出力25がＨレベルであれ
ば、RAMの電源であるバックアップ電源（バッテリー）
をバックアップ電源入力端子21に接続する動作が行われ
たと判断し、このバックアップ電源が接続されたという
ことはそれ以前にはバックアップ電源が接続されなかっ
たということで、バックアップRAMの内容が破壊されて
いる恐れがあるから、その対策として、バックアップRA
Mの内容をイニシャライズし、そしてその後、イニシャ
ライズを再度行う必要がないことを示すために、フリッ
プフロップ22のリセット端子24にリセット信号を出力
し、その出力をＬ（低）レベルとする。また、CPUが動
作を開始した時点で出力25がＬレベルであれば、バック
アップRAMの内容が破壊されていると判断してバックア
ップRAMのイニシャライズを行わない。この部分のCPU23
の動作フローチャートを第４図に示す。
CPUにイグニッションスイッチによる正規の電源が接続
されていない状態で最初にこのバックアップ電源入力端
子21にバックアップ電源（バッテリー）が接続されてる
時は時定数回路26（抵抗器Ｒ及びコンデンサＣで構成さ
れる）によってフリップフロップ22がセットされ出力25
はＨ（高）レベルとなる。この後イグニッションスイッ
チ（図示せず）がONとなって正規の電源が接続されCPU2
3が動作を始めると、上記出力25をチェックし、該出力2
5がＨレベルであればバックアップ電源（バッテリー）
がバックアップ電源入力端子21に接続された直後の状態
と判断し、バックアップRAMの内容が不定の状態である
から、該バックアップRAMをイニシャライズし、次回の
イグニッションスイッチのONに備えてフリップフロップ
22のリセット端子24にリセット信号を出力する。即ち、
CPUが動作を開始した時点で出力25がＨレベルであれ
ば、RAMの電源であるバックアップ電源（バッテリー）
をバックアップ電源入力端子21に接続する動作が行われ
たと判断し、このバックアップ電源が接続されたという
ことはそれ以前にはバックアップ電源が接続されなかっ
たということで、バックアップRAMの内容が破壊されて
いる恐れがあるから、その対策として、バックアップRA
Mの内容をイニシャライズし、そしてその後、イニシャ
ライズを再度行う必要がないことを示すために、フリッ
プフロップ22のリセット端子24にリセット信号を出力
し、その出力をＬ（低）レベルとする。また、CPUが動
作を開始した時点で出力25がＬレベルであれば、バック
アップRAMの内容が破壊されていると判断してバックア
ップRAMのイニシャライズを行わない。この部分のCPU23
の動作フローチャートを第４図に示す。
即ち、電源ON（イグニッションスイッチをONし正規の電
源を投入）によりフリップフロップ22の出力がＨレベル
かを判断し（ステップ201）、Ｈレベルであればバック
アップRAMをイニシャライズし（ステップ202）、フリッ
プフロップ22のリセット端子24にリセット信号を出力す
る。
源を投入）によりフリップフロップ22の出力がＨレベル
かを判断し（ステップ201）、Ｈレベルであればバック
アップRAMをイニシャライズし（ステップ202）、フリッ
プフロップ22のリセット端子24にリセット信号を出力す
る。
しかしながら上記第３図に示す電圧低下検出回路では、
フリップフロップ22のリセット端子24を極く限られた条
件の場合のみしか使用しないにもかかわらずCPU23の単
独出力ポートとして具備しなければならず、CPU23の出
力ポート数の増加、ひいては装置の大型化、高価格化を
招いていた。また、フリップフロップ22はCPU23の電源
の電圧レギュレータ等と共に単一の電源制御ICとして構
成される場合が多いが、この電源制御ICのピン数の増加
を招くという問題もあった。
フリップフロップ22のリセット端子24を極く限られた条
件の場合のみしか使用しないにもかかわらずCPU23の単
独出力ポートとして具備しなければならず、CPU23の出
力ポート数の増加、ひいては装置の大型化、高価格化を
招いていた。また、フリップフロップ22はCPU23の電源
の電圧レギュレータ等と共に単一の電源制御ICとして構
成される場合が多いが、この電源制御ICのピン数の増加
を招くという問題もあった。
本考案は上述の点に鑑みてなされたもので、上記欠点を
除去し、小型、低価格の電子機器の電圧低下検出回路を
提供することにある。
除去し、小型、低価格の電子機器の電圧低下検出回路を
提供することにある。
上記課題を解決するため本考案は、CPUと、RAMと、RAM
の内容を保護するバックアップ電源と、バックアップ電
源がRAMに接続されたことに応じてセットされるフリッ
プフロップを具備し、フリップフロップの出力に応じて
CPUの動作開始時にRAMのイニシャライズを行うか否かを
決定する電子機器の電圧低下検出回路において、フリッ
プフロップのリセット信号をウォッチドッグタイマのリ
セット信号と兼用することを特徴とする。
の内容を保護するバックアップ電源と、バックアップ電
源がRAMに接続されたことに応じてセットされるフリッ
プフロップを具備し、フリップフロップの出力に応じて
CPUの動作開始時にRAMのイニシャライズを行うか否かを
決定する電子機器の電圧低下検出回路において、フリッ
プフロップのリセット信号をウォッチドッグタイマのリ
セット信号と兼用することを特徴とする。
電圧低下検出回路を上記の如く構成することにより、ウ
ォッチドッグタイマのリセット信号をフリップフロップ
のリセット信号と兼用させるので、CPUの出力ポート数
の増加を招くことなく、またフリップフロップとCPUの
電源レギュレータ等を単一の電源制御ICとして構成する
場合も、該電源制御ICのピン数の増加を招くこともな
い。
ォッチドッグタイマのリセット信号をフリップフロップ
のリセット信号と兼用させるので、CPUの出力ポート数
の増加を招くことなく、またフリップフロップとCPUの
電源レギュレータ等を単一の電源制御ICとして構成する
場合も、該電源制御ICのピン数の増加を招くこともな
い。
以下、本考案の一実施例を図面に基づいて説明する。
第１図は本考案に係る電子機器の電圧低下検出回路の構
成を示す図である。同図において、１はバックアップ電
源入力端子、２はフリップフロップ、３はCPU、４はウ
ォッチドッグタイマ７のリセット信号兼フリップフロッ
プ２のリセット信号、５は前記フリップフロップ２の出
力信号、６は時定数回路（抵抗器Ｒ及びコンデンサＣで
構成される）、８は前記CPU3の暴走時にCPUをリセット
するウォッチドッグタイマ７の出力信号である。第１図
の電圧低下検出回路において、バックアップ電源入力端
子１に最初に電源が接続されてから、フリップフロップ
２の出力信号５がＨレベルとなるまでは、第３図の電圧
低下検出回路と同じである。その後、イグニッションス
イッチ（図示せず）がONとなってCPU3が動作を始めた
ら、通常は直ちにウォッチドッグタイマ７に対してリセ
ット信号を出力し始めるが、本考案においては、最初の
リセット信号の出力の前にフリップフロップ２の出力信
号５をチェックし、これを確認した後、ウォッチドッグ
タイマ７に対してリセット信号を出力する。この場合の
フローチャートを第２図に示す。
成を示す図である。同図において、１はバックアップ電
源入力端子、２はフリップフロップ、３はCPU、４はウ
ォッチドッグタイマ７のリセット信号兼フリップフロッ
プ２のリセット信号、５は前記フリップフロップ２の出
力信号、６は時定数回路（抵抗器Ｒ及びコンデンサＣで
構成される）、８は前記CPU3の暴走時にCPUをリセット
するウォッチドッグタイマ７の出力信号である。第１図
の電圧低下検出回路において、バックアップ電源入力端
子１に最初に電源が接続されてから、フリップフロップ
２の出力信号５がＨレベルとなるまでは、第３図の電圧
低下検出回路と同じである。その後、イグニッションス
イッチ（図示せず）がONとなってCPU3が動作を始めた
ら、通常は直ちにウォッチドッグタイマ７に対してリセ
ット信号を出力し始めるが、本考案においては、最初の
リセット信号の出力の前にフリップフロップ２の出力信
号５をチェックし、これを確認した後、ウォッチドッグ
タイマ７に対してリセット信号を出力する。この場合の
フローチャートを第２図に示す。
第２図において、フリップフロップ２の出力信号５がＨ
レベルであるか否かを判断し（ステップ101）、Ｈレベ
ルである時は、ウォッチドッグタイマ７のリセット信号
兼フリップフロップ２のリセット信号４を出力し、フリ
ップフロップ２をリセットした後、バックアップRAMを
イニシャライズする（ステップ103）。フリップフロッ
プ２の出力信号５がＨレベルでない時は、バックアップ
RAMをイニシャライズを行なわず次のステップへと進
む。
レベルであるか否かを判断し（ステップ101）、Ｈレベ
ルである時は、ウォッチドッグタイマ７のリセット信号
兼フリップフロップ２のリセット信号４を出力し、フリ
ップフロップ２をリセットした後、バックアップRAMを
イニシャライズする（ステップ103）。フリップフロッ
プ２の出力信号５がＨレベルでない時は、バックアップ
RAMをイニシャライズを行なわず次のステップへと進
む。
上記の如くCPU3からのウォッチドッグタイマ７をリセッ
トするリセット信号をフリップフロップリセット信号と
兼用するように構成することにより、CPU3の出力ポート
にフリップフロップ２をリセットするための単独の出力
ポートを設ける必要がなくなる。
トするリセット信号をフリップフロップリセット信号と
兼用するように構成することにより、CPU3の出力ポート
にフリップフロップ２をリセットするための単独の出力
ポートを設ける必要がなくなる。
以上説明したように本考案によれば、ウォッチドッグタ
イマのリセットとフリップフロップのリセットをコンピ
ュータの同一ポートによって行なうので、下記のような
極めて優れた効果が得られる。
イマのリセットとフリップフロップのリセットをコンピ
ュータの同一ポートによって行なうので、下記のような
極めて優れた効果が得られる。
コンピュータのポート数の減少が計れ、小型化、低
価格化が期待できる。
価格化が期待できる。
フリップフロップのリセットのための特別な処理が
不要となるので、ソフトウェアが簡単になる。
不要となるので、ソフトウェアが簡単になる。
フリップフロップはコンピュータ電源のレギュレー
タ、ウォッチドッグタイマ等と共に単一の電源制御ICと
して構成される場合は、この電源制御ICのピン数を減少
することができる。
タ、ウォッチドッグタイマ等と共に単一の電源制御ICと
して構成される場合は、この電源制御ICのピン数を減少
することができる。
第１図は本考案に係る電子機器の電圧低下検出回路の構
成を示す図、第２図は第１図のCPUの動作フローチャー
ト、第３図は従来の電子機器の電圧低下検出回路の構成
を示す図、第４図は第３図のCPUの動作フローチャート
である。 図中、１……バックアップ電源入力端子、２……フリッ
プフロップ、３……CPU、４……リセット信号兼フリッ
プフロップ信号、５……出力信号、６……時定数回路、
７……ウォッチドッグタイマ、８……出力信号。
成を示す図、第２図は第１図のCPUの動作フローチャー
ト、第３図は従来の電子機器の電圧低下検出回路の構成
を示す図、第４図は第３図のCPUの動作フローチャート
である。 図中、１……バックアップ電源入力端子、２……フリッ
プフロップ、３……CPU、４……リセット信号兼フリッ
プフロップ信号、５……出力信号、６……時定数回路、
７……ウォッチドッグタイマ、８……出力信号。
Claims (1)
- 【請求項１】CPUと、RAMと、該RAMの内容を保護するバ
ックアップ電源と、該バックアップ電源が該RAMに接続
されたことに応じてセットされるフリップフロップを具
備し、該フリップフロップの出力に応じて前記CPUの動
作開始時に前記RAMのイニシャライズを行うか否かを決
定する電子機器の電圧低下検出回路において、 前記フリップフロップのリセット信号をウォッチドッグ
タイマのリセット信号と兼用することを特徴とする電子
機器の電圧低下検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988080334U JPH0738990Y2 (ja) | 1988-06-17 | 1988-06-17 | 電子機器の電圧低下検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988080334U JPH0738990Y2 (ja) | 1988-06-17 | 1988-06-17 | 電子機器の電圧低下検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH022735U JPH022735U (ja) | 1990-01-10 |
| JPH0738990Y2 true JPH0738990Y2 (ja) | 1995-09-06 |
Family
ID=31305163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1988080334U Expired - Lifetime JPH0738990Y2 (ja) | 1988-06-17 | 1988-06-17 | 電子機器の電圧低下検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738990Y2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62163151A (ja) * | 1986-01-14 | 1987-07-18 | Matsushita Electric Ind Co Ltd | 待機メモリ初期化方法 |
| JPH01100239U (ja) * | 1987-12-21 | 1989-07-05 |
-
1988
- 1988-06-17 JP JP1988080334U patent/JPH0738990Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH022735U (ja) | 1990-01-10 |
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