JPH0740179B2 - 表示制御装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、表示制御装置、詳しくは、垂直分割領域を表
示せしめる表示制御装置に関する。

従来の領域分割は、大規模コンピユーターを使用して行
なわれていた。このような場合に所望の領域におかれる
データは、メインコンピユーター内にあるソフトウエア
で計算されていた。そしてそれから、データは新しいデ
イスプレイフレームとしてデイスプレイ装置に転送され
ていた。従来、表示装置におけるデータは、デイスプレ
イ用に領域または窓によつてデータブロツクに構成され
ていなかつた。さらに、デイスプレイの垂直および水平
領域への区分は大規模コンピユーターによりソフトウエ
アで行なわれていて、ローカルデイスプレイ装置におい
ては行なわれていなかつた。従来の装置では、ぼう大な
ソフトウエアや処理時間に対する条件のために垂直スプ
リツト領域に対するスムーズなまたはピクセルなスクロ
ーリングは行なわれていなかつた。

本装置の一実施例においては、マイクロプロセツサがラ
ンダムアクセスメインメモリに蓄積された命令リストに
従つて装置の動作を制御している。そのメインメモリ
は、命令リストの一部を蓄積しており、命令の完全なリ
ストは、一つ以上のGROMで構成されたマスデータ蓄積メ
モリに蓄積されている。別のROMがシステムを初期化す
る命令リストを有しており、バツテリによつて電源を供
給されているCMOS RAMで構成される不揆発性メモリが、
電源がオフになつた時のために、システム構成パラメー
ターを蓄積している。

CRTのようなデイスプレイ装置が、CRTコントローラー、
可視アトリビユート（属性）発生器、デイスプレイメモ
リおよびキヤラクターROMで構成される表示制御装置に
よつて制御されている。別のキヤラクターセツトが、ア
トリビユート発生器を介して、デイスプレイコントロー
ラーによりアクセスされるキヤラクターRAMによつて設
けられている。デイスプレイコントローラーは、システ
ムのマイクロプロセツサーと非同期でセイスプレイメモ
リにアクセスするので、処理時間は、減少し、プロセツ
サーの処理能力を増大させている。段階的にまたはスム
ーズに独立してコントロールできる多重水平および垂直
スプリツト領域にデイスプレイを区分することは、デイ
スプレイメモリに蓄積された各キヤラクターアトリビユ
ート行に１つ以上の行アトリビユートバイト、すなわち
“ポインター”を連結することによつて行なわれてい
る。このようにして、デイスプレイメモリーのキヤラク
ターの絶対アドレスを変更することなく、データをデイ
スプレイスクリーン上で処理することができる。すなわ
ち、（デイスプレイされた行に対応する）データの各ブ
ロツクに関連するポインターのみが、デイスプレイコン
トローラーによつて変更されることが必要となつてい
る。全てのデータブロツクがデイスプレイメモリに転送
される必要はなく、ポインターに関連するデイスプレイ
メモリアドレスのみが影響を受けるので、処理時間は大
幅に減少している。

ネツクワークへの応答に対しては、コントローラーまた
は“ホスト”コンピユーターと通信できる入力／出力手
段が設けられている。装置のローカルな制御に対して
は、キーボードから成る入力手段が設けられている。一
実施例においては、キーボードは、専用のマイクロコン
ピユーターを有した独立した装置となつている。このキ
ーボード装置は、直列データをシステムのマイクロプロ
セツサーで処理される並列形式に変換するキーボードイ
ンターフエイスユニツトを介してシステムと通信する。
デイスプレイ装置のコントラストの個別の制御はアトリ
ビユート発生器に関連してコントラストレジスターによ
つて行なわれている。

本発明の目的は、システムのCPU（中央処理装置）にか
かる処理負荷を軽減する表示制御装置を提供することで
ある。

システムアーキテクチユア 第1a図から第1c図には、本発明の電子式入出力ターミナ
ルのブロツク図が示されている。システム用のマイクロ
プロセツサCPU10、システム制御バス12およびシステム
アドレスバス14に接続されている。この制御バス12とア
ドレスバス14とは、CRTコントラーCRTC16、（カウンタ
ータイマー回路）CTC18、（二重非同期トランスミツタ
ー／レシーバー）DART20、（直列入出力装置）SIO22、
ダイナミツクランダムアクセスメモリ（DRAM）タイマー
24およびメモリーI/Oデコーダー26に連結されている。
またシステムアドレス14はシステムリードオンリーメモ
リ（ROM）27、DRAMアドレスマルチプレクサー28、テス
トROM29、CMOS RAM30および制御用I/O装置32に連結され
ている。バツテリ31がCMOS RAM30に接続されていて、こ
れによつて電源がオフ状態の間CMOS RAM30をバツクアツ
プしている。CPU10は、トランシーバー（XCVR）34用の
両方向用バツフアを介してシステムデータバス36に連結
されている。データバス36は、コントラストレジスター
38、CRTC16、CTC18、DART20およびSIO22に接続されてい
る。データバス36はトランシーバー40を介してメモリデ
ータバス42に接続され、このメモリーデータバスはシス
テムROM27および一連のDRAM48a-48cに連結されている。
各DRAMは、DRAMタイマー24およびDRAMアドレスバス50に
接続され、DRAMアドレスバス50は、DRAMマルチプレクサ
ー28に接続されている。また、データバス36はXCVR44を
介してI/Oデータバス46に接続され、このI/Oデータバス
46は、テストROM29、CMOS RAM30および制御I/O32に接続
されている。

プログラムメモリは、大規模リードオンメモリGROM52−
１ないし52−８に蓄積されている。GROMは共通GROMバス
54に接続され、このGROMバス54は、GROM I/F56を介して
I/Oデータバス46に接続されている。

オペレーターは、電話式の多重ケーブル62を介してキー
ボードI/F60に接続されたキーボード58により、本装置
とインターフエイスする。このキーボード58は、CPU10
に対する負荷を最小にするように指示を処理する専用の
コンピユーター64を有している。

一連の試験マルチプレクサー66,68および70は、それぞ
れDART20およびSIO22のチヤンネルＢおよびＡに接続さ
れ、ローカル動作モードにおけるターミナルのループバ
ツクテストを行つている。一組の通信バス72,74および7
6は、制御I/O装置32および試験マルチプレクサー66,68
および70にそれぞれ接続されている。プリンターのよう
な周辺装置への通信は、通信バス72および74から補助入
出力部AUX（１）およびAUX（２）にそれぞれ接続された
EIAドライバーレシーバー78および80を介して行なわれ
ている。ホストコンピユーターとの通信は、PMインター
フエイス82およびEIAドライバーレシーバー84を介して
図においてホストで示されている入出力部に接続された
通信バス76によつて行なわれている。より離れたところ
との通信は、また通信バス76に接続された内部変調−復
調器（MODEM）85により行なわれている。PMI/F82は、種
々のHOSTコンピユーターとターミナル通信を可能にする
“パーソナルモジユール”（図示せず）に接続すること
もできる。ボーレイトマルチプレクサー86は、通信バス
76および制御I/O32に接続され、HOSTコンピユーターと
のボーレイトとの同期選択を行つている。ボーマルチプ
レクサー82のタイミングはCTC18のタイマー18−０によ
つて行なわれている。AUX（１）およびAUX（２）ポート
に対するボーレイトタイミングは、CTC18のタイマー18
−2,18−１によつて行なわれている。タイマー18−３
は、システムタイマーとしての機能を有している。

第1c図に点線で示す通信オプシヨンユニツト87は、ホス
ト入出力部、システムアドレスバス14およびオプシヨン
I/F88を介して通信バス76に接続されている。このユニ
ツト87は従来周知の方法によつてローカルおよび電流ル
ープ通信を行うために使用され、ここには詳細には説明
しない。

本ターミナルは、コントローラーCTRC16によつて駆動さ
れるCRT（図示せず）のようなビデオ表示手段によりオ
ペレーターと通信する。種々のキヤラクターアトリビユ
ートを有するキヤラクターの発生は以下により詳細に説
明する。しかしながら、簡単には、キヤラクターは、キ
ヤラクターバス92によりCRTC16に接続されたキヤラクタ
ーROM90に蓄積されている。キヤラクターは、ビデオア
トリビユート発生器VAG94によつて発生された選択可視
“アトリビユート”とともにRAM表示メモリー96に蓄積
され、このメモリ96はレジスタ／バツフア98を介してCR
TC16に接続されている。本ターミナルにおいては、“ア
トリビユート”は個々のキヤラクターに関連する次に示
すことを意味するように定義されている： 高強度（intensity）／普通強度または背景、明度、点
滅、アンダーライン、逆ビデオ、２倍高さキヤラクタ、
表示されない２倍幅キヤラクターおよび２倍高さ／幅キ
ヤラクター。

VAG94は、CRTC16およびデイスプレイメモリ96にアトリ
ビユートバス100によつて接続され、制御バス102を介し
てのみCRTC16に接続されている。デイスプレイメモリ96
は、第１図に示すように接続された追加のRAMS104によ
つて拡張可能となつている。ドツトバス107を介してキ
ヤラクターバス92およびVAG94に接続されたキヤラクタ
ジエネレイターRAM106を設けることにより、別のキヤラ
クターを発生することもできる。CRTの濃度は、VAG94に
接続されたビデオ増幅器108を介してプログラマブルコ
ントラストレジスタ38によつて制御されている。

メモリシステムマツプおよびアーキテクチユア 第２図は、16進形式の種々のメモリの割当てを示す本発
明のメモリマツプを示している。基本の８ビツトバイト
のメモリロケーシヨンは、0000-7FFFであり、これはDRA
M48bおよび48cを追加することにより、メモリロケーシ
ヨン8000-FFFFまでの64Kバイトまで拡張することが可能
である。

メモリロケーシヨン0000-1FFFは、システムROM27に割り
当てられ、これは、GROMに設けられているプログラム蓄
積メモリからDRAM48aをロードする命令や電源投入時に
おけるシステムの初期化および診断を制御するプログラ
ムの2Kバイト（8Kまで拡張可能）を有している。DRAM48
aはターミナルを制御する命令を実行するためにCPU10に
よつて使用されている。

ロケーシヨンの2,000-3,000は、試験ROM29（最大4Kバイ
ト）に割り当てられ、この試験ROM29は、主に製造時に
シグネチユアー分析のような試験および診断用に使用さ
れる。

アドレス3,000は、オペレーターによつてセツトされた
ようにCRTの濃度レベルを制御するようにコントラスト
レジスター38にデータを蓄積する書き込み専用のメモリ
ロケーシヨンである。アトリビユートビデオオン／オ
フ、バツクグラウンド選択および明度の選択もまたレジ
スター38によつて制御されている。

メモリロケーシヨン3A00における読出しは、キーボード
58によつて送られたデータを入力し、それに関連する割
込みをリセツトする。また、このローケーシヨンへの書
き込みは、処理用にキーボードへデータを送出すること
である。

メモリロケーシヨン3A80-3A87への読み出し書き込み命
令は、制御I/O装置32からCPU10へのターミナル構成、す
なわちどの基本および拡張装置が設置されているかを連
絡するとともに、オペレーターによつて選択された種々
の通信装置の動作モードの構成を連絡する。ロケーシヨ
ン3B00は、上述した機能を有する通信オプシヨンユニツ
ト87用に用意されている。

ロケーシヨン3E00-3EFFは、256バイトCMOS RAM30に割り
当てられ、このCMOS RAM30は、電源オフ時にその内容が
保存されるようにバツテリ31によつて電力が供給されて
いる。電源が回復した時に、ターミナルがすぐにHOSTコ
ンピユーターと通信できるようにCMOS RAM30は、通信ボ
ーレートのようなターミナル構成情報を蓄積している。

CRTスクリーン上に表示するためのキヤラクターや関連
アトリビユートを蓄積しているデイスプレイメモリ96
は、CRTコントローラー16を介してI/O装置としてアクセ
スされ、このデイスプレイメモリ96は、2K16ビツトバイ
トを有し、2Kごとに8Kまで拡張可能である。

GROM蓄積メモリーは、メモリロケーシヨン3B80で、GROM
I/F56をアドレスすることによりアクセスされる。この
ロケーシヨンからの読み出しは、選択されたGROMから４
ビツトのデータを入力し、このメモリロケーシヨンへの
書き込みに、GROMをアクセスするためのアドレスおよび
制御情報を出力する。基本ターミナル構成において３個
の16KバイトGROM、52−1,52−２、および52−３は、48K
バイドプログラム蓄積メモリを形成している。これはGR
OM52−４ないし52−８を追加することにより16K毎に最
大128Kバイトまで拡張することができる。第1a図におい
て点線110は動作およびプログラム蓄積メモリ用拡張部
分を示している。基本的には、GROMは、低価格大規模デ
ータ蓄積用のPMOSメモルゲートリードオンリメモリであ
る。本ターミナルにおいてはプログラム命令はCPU10に
よつて実行されるのに必要なように、GROMからDRAM動作
システムメモリーにモードされる。このように16K DRAM
は、48Kのプログラム用命令を実行するために使用する
ことができる。DRAMへプログラム命令をオーバーレイす
る同様な方法は、“仮想メモリマイクロコンピユータア
ーキテクチユア”という名称でスケルトンらの発明に係
る出願特願昭56-153510号に記述されている。

第３図−第５図には、GROMアクセス処理は詳細に説明さ
れている。第３図にはGROMにアクセスするために用いら
れている20.ビツトバイトのビツト構造を示している。
このバイトは、４ビツトブロツクすなわち“ニブル"N1-
N5の形でGROM I/F56にロードされている。ビツト０−13
は、特定のGROMの16Kバイトアドレスの１つを選択する
ために使用され、ビツト14-17は、８個のGROMまでの１
つを選択するために使用される。GROM I/Fの１実施例が
第４図および第５図に示されていて、これは４ビツトデ
ータアドレスラインD0-D3を介して16KバイトGROMをアク
セスするハードウエアを図示している。

デイスプレイコントロールシステム 本ターミナルのデイスプレイ制御装置は、CRTコントロ
ーラー16、ビデオアトリビユート発生器94、デイスプレ
イメモリ96、キヤラクターROM90、コントラストレジス
ター38と関連回路、および拡張メモリ104および106から
構成されている。簡単にはCRTC16は、CRT用の水平およ
び垂直タイミングを供給し、CRTリフレッシュのためデ
イスプレイメモリ96をアドレスしたり、キヤラクターRO
M90やキヤラクタ発生器106用の操作ライン用アドレスを
供給したり、CRT上のカーソルを制御したり、CPU10とデ
イスプレイメモリ96またはキヤラクター発生器106間の
データ転送を制御したり、ビデオアトリビユート発生器
94を制御している。VAG94は、並列ドツトデータを直列
のビデオデータに変換したり、アトリビユートや制御入
力に従つてドツトデータを修正したり、ビデオドツトク
ロツクからキヤラクタクロツクを発生したり、キヤラク
タ発生器アクセス用のデータパスを供給している。CRT
は、25行×80または132列で情報を表示し、ターミナル
ステータスメツセージ用にリザーブされた第25行目を有
するように構成されている。列／行アドレスによつて確
定される各キヤラクターセルは、９×11ドツトまたはピ
クセルであり、キヤラクターサイズは７×９ピクセルで
ある。

本ターミナルは、オペレータまたはHOSTコンピユーター
によつて構成されるように、デイスプレイメモリをいく
つかの部分に割けられるようになつている。各区分は編
集境界とよばれている。この部分は、デイスプレイの行
で定義され、各行は80または132列のデイスプレイ情報
で構成されている。さらに、編集境界はフイールドを有
していないが、キヤラクター−バイ−キヤラクターバイ
スでデイスプレイアトリビユートを有しているフオーマ
ツト化されていないデイスプレイであるように定義され
てもよい。フオーマツト化されたデイスプレイはFORMと
呼ばれこれは少くとも１つのフイールドを有し、キヤラ
クター−バイ−キヤラクターベースでデイスプレイアト
リビユートを有することもできる。

編集境界は同時には１つしか表示することができない。
２つ以上の編集境界がターミナルにはある場合には、各
編集境界の長さは25行のデイスプレイ情報に等しいかま
たはそれよりも大きくなければならない。すなわち、12
行の二重高さ／幅のデータが使用された場合には、12行
の二重高さ／幅は24行のデイスプレイ情報である。

形式化された編集境界は、“領域”で構成される。領域
は、オペレーターによつて見られる連続的な数のデイス
プレイ行として定義される。この最大の連続行は24であ
り、最小は１である。しかしながら、この領域データ
は、定義された領域に対して割り当てられたデイスプレ
イ行を超えてもよい。これはスクロール領域と呼ばれ
る。さらに、領域は、完全区分、左区分、または、右区
分として定義される。完全区分領域は、CRTデイスプレ
イ上の全ての列を使用してオペレーターに表示される領
域である。左区分領域は、FORMによつて定義された垂直
スプリツトの左側の全ての列を使用してオペレーターに
表示された領域であり、右区分は、FORMによつて定義さ
れた垂直スプリツトを含んだ右側の全ての列を使用して
オペレーターに表示される領域である。もしある領域が
デイスプレイのみであつて、オペレーターでその領域に
アクセスされないものである場合には、その全領域は
“保護領域”として定義される。垂直スプリツトはどの
FORMに対しても存在されるが、１つの垂直スプリツトの
みがどの１つのFORMに存在するのである。垂直スプリツ
トは、いづれかの右区分領域の開始列を定義するある選
択された１−80または１−132である。

各領域は“窓”である。同時にデイスプレイに全データ
を表示する窓は、固定領域あるいはスクロールできない
領域と呼ばれる。窓に割り当てられたデータの一部のみ
または部分のみを示す窓はスクロール領域と呼ばれる。
全ての編集境界は少くとも１つの窓を維持している。窓
は全てのターミナルメモリを構成する編集境界の全てか
ら成り得るが、窓はなお存在する。各領域は個々に段階
的にあるいはスムーズにスクロールすることができる。
そして実際に、各領域は、個々の独立したデイスプレイ
として機能することもできる。

これらの特徴および他の特徴は、“データ−リンキン
グ”手順によつて得られており、これによつて、２つの
ラインアトリビユートが発生され、CRTスクリーン上の
キヤラクターおよびキヤラクターアトリビユート用のデ
イスプレイメモリ96に蓄積されている。ラインアトリビ
ユートは、１バイトのデータであり、次の行のキヤラク
ターの中の最初のキヤラクターがどのデイスプレイメモ
リロケーシヨンにあらわれているかCRTコントローラー1
6に知らせるポインターとして機能している。完全区分
領域にデイスプレイ上として左区分領域および右区分領
域が続いている垂直スプリツト領域の場合において、完
全区分領域の最後の行において最後のキヤラクタの後
に、デイスプレイメモリにおいて右アトリビユート（R
A）および左アトリビユート（LA）が続く。LAは、左区
分の最初の行の最初のキヤラクターのデイスプレイメモ
リロケーシヨンを指示し、RAは右区分の最初の行の最初
のキヤラクターのメモリロケーシヨンを指示している。
このようにして、ラインを挿入したり／削除したりまた
スクローリングするなどのような種々のスプレイ機能
は、単にポインターRAおよびLAを変更することにより達
成されキヤラクターの次に希望する行のメモリロケーシ
ヨンを指示する。これは、デイスプレイメモリ内のキヤ
ラクタやキヤラクタアトリビユートデイレクタを再構成
することなく、影響を受けたポインタのみを修正するこ
とが必要であるのみであるので、CPU10の処理能力を非
常に増加している。

１例として、また上記形式および領域の概念を理解する
ための手助けとして、第６図は、オペレーターによつて
見ることができるデイスプレイスクリーンを４つの領域
に分割した場合について示している。この例において
は、ターミナルはホストコンピユータによつて構成さ
れ、２つの編集境界またはフオームを定義するものとし
て仮定されている。フオーム記述子は、領域データテー
ブル（RDT）と同様にターミナルメモリ、すなわちDRAM
にロードされている。フオーム記述子２は、図に示すよ
うにデイスプレイスクリーンを構成する情報を有してい
る。すなわちデイスプレイスクリーンの列40には垂直ス
プリツトがありフオームにはデイスプレイメモリロケー
シヨン10で開始し、デイスプレイメモリロケーシヨン50
で終了している。デイスプレイメモリマツプで示すよう
に、４つの領域の各々は、スクロール可能な領域となつ
ている、すなわち、各領域の行の数は、デイスプレイ用
として有効な窓を超えることができるものである。この
例におけるターミナルは、２ページのデイスプレイメモ
リを有するように構成されているので、一度には24ライ
ンのみしか表示できないけれども、デイフイニツシヨン
に対して有効な48ラインの情報がある。フオーム２は、
４つの関連する領域データテーブル（RDT）を有してお
り、それはデイスプレイスクリーン上の各領域に対して
１つずつ対応している。各RDTは８バイトの情報を有し
ている。バイト０は、例えば、スクリーン上に左または
右の区分領域を表すかどうかを示す所定の領域番号であ
る。バイト１は、関連する領域に対するデイスプレイス
クリーン上の開始行を示している。バイト２は、現在の
メモリデイスプレイ開始行すなわち現在デイスプレイさ
れている行のデイスプレイアドレスを示している。バイ
ト３は、領域におけるメモリ開始行番号を示し、バイト
４はデイスプレイ終了行を示している。バイト５は、現
在のメモリデイスプレイ終了行であり、バイト６は、デ
イスプレイメモリにおける領域メモリ終了番号であり、
バイト７はデイスプレイスクリーン上の領域に対する最
大関係列番号である。例えば第６図の領域１に対するRD
Tを参照すると領域１のキヤラクタおよびキヤラクタア
トリビユートデータは、デイスプレイメモリロケーシヨ
ン10-24に蓄積されている。しかしながらデイスプレイ
スクリーン上の領域１から現在デイスプレイされている
情報は、デイスプレイメモリロケーシヨン12-19に蓄積
されている８ラインから形成され、デイスプレイスクリ
ーンの行０−７に現われている。すなわち、メモリロケ
ーシヨン12-19は、現在表示されている領域１の“窓”
を構成している。領域２は、領域１と同じデイスプレイ
スクリーン行を専有する右側の区分スプリツト領域であ
るので、領域２に対するデイスプレイ窓は領域１に対す
る窓と同じ大きさである。デイスプレイスクリーン上に
は24行の情報のみが１度には現われないけれども48行の
デイスプレイメモリがフオーム２に対して使用されてい
ることに注意されたい。領域３および４は同様にして関
連するRDTによつて定義されている。

第６図においては、デイスプレイスクリーン上の行に対
応するデイスプレイメモリの行の情報は順番に示されて
いるけれども、実際にはどのようなデイスプレイメモリ
ロケーシヨンにおかれてもいい。上述したように、各行
のスクリーン情報に関連するRAおよびLAポインタはスク
リーン上に表示されるデイスプレイメモリの次のキヤラ
クターのロケーシヨンをマツプする。

第７図には、一例として、スクローリングにおけるこれ
らのポインターの使用やデイスプレイスクリーン上の個
々の領域について示している。デイスプレイスクリーン
は４つの領域に分割されて示されていて、各領域には、
領域１におけるラインＢは第１行目のキヤラクターであ
り、ラインＣは領域１の最後の行のキヤラクターである
という具合にその特定の領域の最初の行と最後の行のキ
ヤラクターを示す文字が示されている。同様にしてライ
ンＪは、領域３における最初の行のキヤラクターを示
し、ラインＫは、最後の行のキヤラクターを示してい
る。デイスプレイスクリーンの“後”の表示には、１行
分のキヤラクターをスクロールした領域３が示されてい
る。すなわち、行Ｋは、今最初の表示行のキヤラクター
であり、行Ｌは最後の表示行となつている。また、第７
図は、スクロール機能が完了する前と後におけるポイン
ターの動きを示すRAおよびLAポインターのマツプを示し
ているものである。スクロールが開始される前には、ス
テータスラインのポインターLAは、領域１における行Ｂ
を指示し、行ＢのポインターLAは、行Ｃを指示してい
る。領域２は左区分スプリツト領域であるので、行Ｃの
ポインターLAは領域２の行Ｆを指示し、行Ｃのポインタ
ーRAは右区分領域３の行Ｊを指示している。領域２の行
ＧのポインターLAは領域４の行Ｎを指示している。領域
３は右区分領域であるので、関連するRAポインターのみ
が、その領域の次に続く行を指示するのに使用されてい
る。領域３は領域１の行ＣのポインターRAを変えること
によつてのみ１行スクロールすることができ、その領域
１の行ＣのポインターRAは領域１の行Ｃを指示し、領域
１の行ＣのポインターRAは行Ｊのかわりに領域３の行Ｋ
を指示するようになつている。このようにスクローリン
グおよび他の編集機能は、従来行なわれていたようなデ
イスプレイメモリのデータの全てのブロツクを再編成す
るというよりもむしろ単にポインターを変えることによ
つて達成されている。さらに、種々のポインターを割り
当て修正するコントローラ16およびその関連回路を使用
することによりこれらの機能を達成するために必要な処
理時間を大幅に減少させており、CRTC16はCPU19と非同
期に動作しているので、CPU10にかかる負荷は減少され
ている。

スムーズなスクローリングすなわち一度にある行のスク
ローリングをピクセルしたり、走査ラインをスクローリ
ングすることは、CRTC16の制御のもとに垂直または水平
領域のいづれとも無関係に達成されており、これについ
ては以下に詳細に説明する。

デイスプレイコントローラー 一実施例においては、デイスプレイコントローラーCRTC
16は、単一の集積回路素子であつて、それは非インタレ
ースされたフオーマツトを取り入れた標準または非標準
のラスター−スキヤンCRTモニター用のシグナルを発生
している。CRTC16は、水位および垂直フオーマツテイン
グ、独立デイスプレイリフレツシユメモリ96およびカー
スルアドレスを制御する。内部キヤラクターおよびアト
リビユートデータレジスターは、CPU10とデイスプレイ
メモリ96またはビデオアトリビユートジエネレーター94
間のアトリビユートおよびキヤラクターデータの転送を
制御するように同期させている。上述したように、コン
トローラー16とその関連回路は、行あたりのキヤラクタ
ーの数や、行あたりの走査ラインの数およびデイスプレ
イフレームあたりの行の数を決定するのに加えて、スム
ーズなスクローリングやスプリツトスクリーン機能を有
している。また、VAG94とともに、種々のキヤラクター
アトリビユート機能が設けられている。

第8a図から第8c図には、CRTC16がブロツク図で示されて
いる。コントローラー16は、システムアドレスバス14さ
らに（選択ラインA0-A2）、システムデータバス36（デ
ータラインD0-D7）およびシステム制御バス12（RB1、WR
1、およびCE1）を介してCPU10とインターフエイスして
いる。ラインA0-A2はアドレスデコードロジツク回路112
に接続されている。ラインD0-D7は内部データバス114に
接続されているデータバツフア113に接続されている。
制御バス12からの信号ラインはI/O制御ロジツク回路116
に接続されている。アドレスデコーダー112は、I/O制御
ロジツク116の出力とともに３つのアドレス入力をデコ
ードすることにより、データバス114に接続された種種
の内部レジスターを制御している。表１および２は、３
つの選択ラインA0-A2に対する書き込みおよび読み出し
割り当てを示している。I/O制御回路116は、CPU10から
の制御信号をゲートしデータバツフア113およびバスプ
リチヤージを制御している。

データバス114に接続された制御レジスター118は、表３
に示されている制御ビツトを有する書き込みレジスタで
ある。ビツト０（DFMS）は標準または別の表示フオーマ
ツトを選択している。ビツト０の論理値は、第８図に示
すADF信号のような出力である。ビツト１（CURON）はカ
ーソル出力を可能にしている。制御ビツト１をゼロにセ
ツトすると無条件にカーソル出力は禁止する。ビツト２
（CBLINK）は、点滅するカーソルまたは点滅しないカー
ソルを選ぶ。ビツト３は、（ENLA）はコントローラ16に
対する動作モードをセツトする。ラインアトリビユート
をイネーブルにすることにより、各行の行アトリビユー
トを有するデイスプレイメモリフオーマツトを考慮する
ことになる。デスイネーブルであると、デイスプレイフ
オーマツトは、従来のものと仮定され、すなわち各行は
行アトリビユートを有しない次にデイスプレイされる行
により順次継続される。制御ビツト４（COUT）の論理値
はデイスプレイメモリ96に対する読み出しまたは書き込
みの間信号（COUT/）として現われる。アクテイブデイ
スプレイの間この信号は休止しており（High）、および
リトレースの間この信号は作動中である（低）。制御ビ
ツト５（TSTMD）をセツトすると、デイスプレイフオー
マツトを行あたり16キヤラクタおよびキヤラクター行あ
たり２走査ラインにへらす。このビツトをリセツトする
ことにより、通常の装置動作を可能にする。これは主と
して試験または検査の目的に使用されている。

データバス114に接続されたコマンドレジスタ120は、８
ビツトの書き込み専用レジスタであり、これにより、CP
U10がデイスプレイメモリ読み出しおよび書き込み命
令、スクロール命令、または割込み命令を発生すること
を可能にする。レジスタのビツト割当ては表５に示され
ており、ここにおいて“X"は“冗長（don′t care）”
値を示す。

データバス114に接続されたキヤラクタレジスター122
は、デイスプレイメモリ96へデータを転送したり、デイ
スプレイメモリ96からデータを転送するために使用され
る８ビツトの読み出し／書き込みレジスタである。レジ
スタ122からの下位７ビツトは、内部データバス122a上
に現われる。バス122aは、キヤラクターデータバス92に
接続されたキヤラクタデータバツフア123に接続されて
いる。アトリビユートレジスタ124は、キヤラクタレジ
スタ122に類似した８ビツトの読み出し／書き込みレジ
スタである。レジスター124は、アトリビユートデータ
バツフア125に接続された内部アトリビユートデータバ
ス124aに接続されている。８アトリビユートビツトは第
1aおよび1b図に示すように外部アトリビユートバス100
に接続されている。データバス144に接続されたカーソ
ルアドレスレジスタ126は、デイスプレイ可能なカーソ
ルの絶対デイスプレイメモリアドレスを有する13ビツト
の読み出し／書き込みレジスターである。また、このレ
ジスターの内容はデイスプレイメモリのトランスフアに
使用されるアドレスである。

データバス114に接続されたステータスレジスター128は
表４に示すようなビツト割当てを示すような６ビツトの
読み出し専用のレジスターである。ビツト０（SVBLK）
は、垂直ブランキングインターバルの開始、すなわち常
態行の開始を示している。

ビツト１（RWCOM）はデイスプレイメモリ96に対する読
み出しまたは書き込み動作が終了したことを示してい
る。ビツト２（SCRCOM）は、スムーズなスクロール動作
が完了したことを示している。これはスクロールの最後
のフレームのステータス行の始めに発生する。ビツト３
（INTP）は割り込み条件が発生したことを示す。このビ
ツトは、コマンドレジスター122によりリセツトされた
りまたはイネーブルされる。ビツト４（RWBSY）は、CPU
10からの読み出しまたは書き込み命令に従つてセツトさ
れ所望の動作が完了しなかつたことを示している。読み
出し／書き込み完了時このビツトはリセツトされる。ビ
ツト５は（SCRBSY）はCPU10からのスムーズなスクロー
ル命令に従つてセツトされ、スクロール完了信号の受信
時リセツトされる。データバス114に接続された垂直ス
プリツトレジスター130は、垂直スプリツトの列位置を
示す８ビツトの書き込み専用レジスタであり、ゼロベー
スのものである。すなわちレジスタ130にゼロがロード
された場合スプリツト領域において左区分には１つのキ
ヤラクタが含まれ、右区分にはデイスプレイ可能な残り
の数のキヤラクタが含まれる。

全体のデイスプレオフオーマツトは、一連のカスケード
フリーランニングカウンターによつて制御される。２つ
の独立したマスクされたプログラマブルなものであり、
各々は別のリフレツシユレートを供給する２つのマスク
されたプログラマブルなフオーマツトを有している。水
平同期レジスタ132は８ビツトカウンターであり、水平
デイスプレイタイミングを制御し、ビデオアトリビユー
ト発生器94からのCCLK信号によつてキヤラクターレート
でインクリメントされている。プログラマブルロジツク
アレー（PLA）は現在のレジスターの値をデコードし、
デイスプレイされたキヤラクターの総数、水平同期の開
始、水平同期の終了およびレジスターをクリアする水平
リトレースの終了に相答する信号を出力する。PLAの動
作は周知のものであり、詳細に説明する必要はない。走
査ライン／垂直調整カウンター134は、４ビツトカウン
ターであり、水平リトレースの終了時にインクリメント
されそしてキヤラクター行あたりの走査ラインの数をカ
ウントする。その計数結果はPLAによりデコードされ走
査ラインの総数に達すると、クリアされ、垂直同期レジ
スタ136のカウンターはインクリメントされる。レジス
タ136のカウンターが、キヤラクター行カウント計数の
総数に達するとレジスター134はリフレツシユレートの
分解のうを１つの走査ライン内にする垂直調整モードに
なる。垂直調整が完了すると、レジスター134はクリア
され、最上キヤラクタ行の走査ラインを計数開始する。

上述した垂直同期レジスター136はキヤラクター行を計
数し、レジスター134によつてクロツクされる。レジス
タ136は、７ビツトカウンターであり、全体のデイスプ
レイされたキヤラクター行、ステータス行位置、全体の
キヤラクター行（垂直リトレースを含む）および垂直同
期位置に対してPLAデコードされる。垂直同期パルス
は、垂直同期位置でセツトされ、全体のキヤラクター行
計数値にリセツトされる。

アドレスカウンター138は、４ビツトカウンターであ
り、レジスタ136と同様にキヤラクタ走査ラインを形成
する。レジスタ136は通常のキヤラクタ用に使用され、
アドレスカウンタ138は２倍の高さでスムーズなスクロ
ールのキヤラクター用に使用される。カウンター138
は、これらの特殊なキヤラクタ領域の１つが検出される
まで、レジスタ136を追跡する。２倍の高さのキヤラク
タに対してカウンター138はインクリメント状態とイン
ヒビツトインクリメント状態との間のいづれかの状態を
とる。スクロール機能に対してカウンタ138はオフセツ
トカウンタ140からのオフセツト信号によつてプリセツ
トされ、それから前のようにインクリメントされる。オ
フセツトカウンター140は４ビツトのカウンタであり、
ステータス行位置に達する毎にインクリメントされるか
または各フレーム毎にインクリメントされる。これはデ
イスプレイフレームあたりのスムーズにスクロールされ
たオフセツトの１つのピクセル（すなわち領域あたりの
走査ライン）を増加する。オフセツトカウンター140
は、コマンドレジスタ120によりCPU10からスムーズなス
クロールコマンドを受信した時初期化される。これはス
クロールの方向によつてカウンタ140をプリセツトした
り、またはクリアする。点滅レートレジスタ142は、ス
リーステージリツプルカウンタであり、オフセツトカウ
ンタ140の最上位のステージのキヤリー出力によつてク
ロツクされている。カーソル点滅レートおよび点滅レー
ト出力を設定するために使用されている。

デイスプレイメモリ96は、内部DMAバス143aに接続され
たバツフア143からの13ビツトのデイスプレイメモリア
ドレス（DMA）、出力（DMA0-DMA12）によりアドレスさ
れる。関連する制御信号は、書き込み制御（DMWR/）、
選択メモリまたはキヤラクタジエネレイター（CGA）お
よびバンク選択制御（COUT）を有している。デイスプレ
イメモリアドレスカウンタ144はアクテイブまたはビジ
ブルデイスプレイ用のDMAを発生する。カウンタ144は、
バス143aに接続され、３つのレジスタ、領域１レジスタ
146、領域２レジスタ148およびスプリツトレジスタ150
を有している。レジスタ146はキヤラクタ行の開始アド
レスを有し、その特定の行の各走査ラインの始めにメモ
リアドレスカウンタ144にロードされる。行の最後の走
査ラインが表示された後、レジスタ146は、次の行の開
始アドレスで更新される。これは走査ラインアトリビユ
ートが無効である時メモリアドレスカウンタ144の内容
に１をたしたものをレジスタ146にロードしたり、リン
クアドレスが有効でなく行アトリビユートがイネーブル
である時行アトリビユートに続くアドレスをレジスタ14
6にロードしたり、またはリンクアドレスが有効で行ア
トリビユートがイネーブルである時、行アトリビユート
ロケーシヨンにおけるメモリ96に蓄積された13ビツトの
アドレスをレジスタ146にロードしたりすることにより
行われている。

領域２レジスタ148はスプリツト領域に対しレジスタ146
と等価である。すなわちレジスタ146は左領域用のアド
レスを有し、レジスタ148は右領域用のアドレスを有し
ている。レジスタ148は、メモリアドレスカウンタ144か
またはデイスプレイメモリ96から内部アトリビユートお
よびキヤラクターデータバス124aおよび122aを通してロ
ードされている。

スプリツトレジスタ150はスプリツト行上のメモリアド
レスカウンタ144から左領域の行アトリビユートのデイ
スプレイメモリアドレスをロードされている。リトレー
スステート時の間、レジスタ150は、デイスプレイアド
レスカウンター144にロードされ、そのロケーシヨンの
データをとつてくる。スプリツト行の最後の走査ライン
上でない時、レジスター150は、ダイナミツクメモリを
リフレツシユするために水平リトレースの間中ステート
時に続いて、メモリアドレスカウンタ144にロードされ
るリフレツシユアドレスを有している。デイスプレイメ
モリ読み出しまたは書き込みコマンドがコントローラ16
に与えられると、それはコマンドレジスタ120に同期さ
れそしてデコードされる。リトレースステート時の間発
生する実際の読み出しおよび書き込み動作の間、カーソ
ルアドレスレジスタ126の内容はデイスプレイメモリア
ドレスバス143a上に置かれる。カーソルがイネーブルで
ある場合には、カーソルアドレスレジスタコンパレータ
152は、常にレジスタ126の内容をDMAバス123a上のもの
と比較しているので、カーソル出力はアクテイブになつ
ている。この場合において、それはレジスター126の内
容をそれ自身と比較している。

走査ライン制御ロジツク回路154からのキヤラクター走
査ライン出力CSLO−３は、デイスプレイメモリアドレス
の一部であると考えてもいい。この出力は、デイスプレ
イメモリアドレスがキヤラクタのどの走査ラインに対応
するかを示している。この４ビツトは、カウンター13
8、カウンター134、またはカーソルアドレスレジスタ12
6からの下位４ビツトのものである。これらのカウンタ
の選択は、表示される行の内容、すなわち通常のもので
あるか、スムーズスクロールであるかまたは二重高さで
あるかによつている。４つのカーソルビツトは常にステ
ート時の間選択され、外部キヤラクタ発生器RAM106をア
クセスするのに使用されている。PLAは、標準または別
のデイスプレイフオーマツトの選択に基づくアンダーラ
イン位置をデコードするために回路154の中のマルチプ
レクサーに従つている。

ステートタイミングロジツク回路156は、循環機能を有
する７ビツトのシフトレジスタである。水平リトレース
の始めに１がこのレジスタにシフトされ全てのステージ
の間中直列に伝達される。ステージの出力は、レジスタ
制御ロジツク回路158を制御するためにステート時を現
わしている。全ての行アトリビユートフエツチおよびデ
イスプレイメモリ読み出しや書き込みは、コマンドオリ
エンテツドアクセスに優先する行アトリビユートフエツ
チを有するステート時の間に発生する。レジスタコント
ロールロジツクは、キヤラクタ外部データバス92および
アトリビユート外部データバス100に対してキヤラクタ
レジスター122およびアトリビユートレジスタ124の制御
を統合している。また、ロジツク回路158は、メモリア
ドレスカウンタ144のレジスタ転送コマンドレジスター1
20の同期および制御ロジツク、キヤラクタバス122aアト
リビユートバス122aのプリチヤージ、およびバツフア13
4、125の制御を行つている。最後にデイスプレイされた
行に続いて垂直調整の始めまで、ステートタイマーは最
後のステージバツクから最初のところまで″１″をシフ
トしながら循環しそれによつてプロセツサCPU10がデイ
スプレイメモリ96にアクセスする帯域を増加している。

行アトリビユートロジツク回路160は、現在表示されて
いる行および次に表示される行に基づいてレジスタ制御
ロジツク158への入力を供給している。行アトリビユー
トロジツク回路160の出力は、次の機能を有する。すな
わち、カウンター138をオフセツトカウンター140ととも
にプリセツトしたり、それをクリアしたり、または２倍
の高さのものをカウントしたりすることによりカウンタ
ー138を制御すること、左または右の行アトリビユート
フエツチが発生すべき時レジスタ制御ロジツク158に通
知することおよびレジスター146またはレジスター148が
キヤラクターおよびアトリビユートバス122a、124aから
ロードされるべき時を決定することなどである。一組の
メモリ制御バツフア162は、デイスプレイメモリ96およ
びVAG94への入力および出力をバツフアするために行ア
トリビユートロジツク160およびレジスター制御ロジツ
ク158に接続されている。

次に示す表６は、コントローラー16上の種々の信号やI/
Oポートを要約したものである。上述したレジスター、P
LAおよびカウンターは周知のものであり、各々の電子回
路について詳細に説明する必要はない。

キーボードおよびキーボードインターフエイスユニツト キーボードユニツト58は独立したものであつて、キーを
走査およびデコードしたり、それに対する種々の機能を
割り当てたり、データや命令を直列にI/F60を介してCPU
10に伝送したり、受信するためのマイクロコンピユータ
64を内臓している。種々のキヤラクターフオーマツト
は、例えばキヤラクターRAM106に蓄積された種々の円に
対して選択可能なものである。別のキーボードユニツト
を有するという有利は、CPU10に対する処理負荷を軽減
することであり、またはより早い処理能力を可能にして
いる。

第９図を参照すると、キーボードユニツト58は行および
列に配列された瞬時閉じるシングルアクシヨンのスイツ
チから成るアレーすなわちマトリツクス166を有してい
る。マイクロコンピユーター64はMOSTEXコーポレーシヨ
ンおよびmotorola,Inc.のモデル3870であつて、これは
内部ROMおよびRAMを有している。入力／出力ポートP0お
よびP4は、マトリツクス166をストローブするために使
用される一連のオープンコレクターバツフアU2-U4に接
続されている。フイードバツクリターンが行パスを介し
てU1のポートP5に発生されている。第９図の左側部分に
示されている４つの制御キーは、入力ポートP1を介して
U1に接続されている。ポートP0のビツト５および６は、
信号の直列伝送用にキーボードI/F60に接続された両方
向データラインE3およびクロツクラインE4に接続されて
いる。ラインE1およびE2は電源およびアース接続用のも
のである。第９図のU5として示されている４つの論理ゲ
ートは、CPU10および内部エラーコードからの命令時に
マイクロコンピユーター64によつて制御されるベルまた
はトーン回路である。

第10図を参照すると、I/F60はキーボードデータ58から
の直列化されたデータを取り扱い、そのデータをトライ
ステート出力シフトレジスター68で並列形式に変換し、
I/Oデータバス46上に出力している。一連のフリツプフ
ロツプ回路FF1-FF4は、シフトレジスター168へのデータ
の方向を制御している。FF1は、I/F60が読み出しモード
か書き込みモードかを決定し、データパスを制御する。
FF2はCPU10がまだデータ処理中で、読み出しの状態にな
いということをマイクロコンピユーター64に信号で知ら
せる。FF3は、CPU10に割り込み信号を送出し、レジスタ
ー168のデータが読み出し用に有効であることを示し、F
F4は、遅延を設定し、I/Oデータバス46からレジスター1
68へのデータ転送を安定にしている。第10図の左側にあ
る信号は、CPU10からのものである。上述したようにこ
の構成は、システムプロセツサーであるCPU10に対する
負荷を軽減し、キーボードユニツト58の機能を拡張して
いる。

第10a図は、クロツクやデータ信号に対するI/F60におけ
る種々の信号の関係を示すタイミング図である。クロツ
ク信号はマイクロコンピユーター64によつて発生され、
読み出しモードおよび書き込みモードにおける直列デー
タは両方向のものである。

好適動作モード 表Ａは、GROMプログラム蓄積メモリ52の内容のマツプを
16進コードで示したものである。この内容は、本システ
ムを規定の方法で動作させる命令を示している。この命
令は、装置サービスシステム、アプリケーシヨンプログ
ラム、プロトコル、コマンドプロセツサなどを有してい
る。このような命令リストは、周辺装置を所望の方法で
動作させるために周知のものである。これらの命令は第
１図に示したシステムマイクロプロセツサCPU10を介し
てDRAMメモリ48に送られている。同様にして表Ｂは、バ
ツテリ31に接続された時、電源オフ後においてシステム
によつて使用される不撥発性のターミナル構成情報を供
給するCMOS RAM30の内容のマツプを形成しているもので
ある。表Ｃは、システム初期化命令を有するシステムRO
M27の内容のマツプを示しているものである。

メモリ27,30,52に蓄積されたプログラム命令は、Zilog
社のモデル２−80マイクロプロセツサ（CPU10）に特に
書かれている。しかしながら、同様なマイクロプロセツ
サであれば、また開示したシステムにおいて同様に動作
する。CTC18,DART20,およびSIO22またはZilog社から入
手可能なものであり、本システムに使用できるものであ
る。電源が投入されると、CPU10はまず最初にROMメモリ
の各々に対して自己テストを開始する。それからオペレ
ーテイングシステムDRAM48はGROM52から所定のシーケン
スでロードされる。それからシステムは、ホストコンピ
ユーターからメツセージを受け入れるかまたはローカル
オペレーター制御のもとにタスクを実行しる準備をす
る。

このようにして、本発明は独立に制御できる複数の垂直
および水平スプリツト領域にデイスプレイスクリーンを
区分する手段を有する電子データシステムを提供するも
のである。スクローリングのスムーズな動作または段階
的な動作はどの選択された水平または垂直領域において
も行うことができる。システムマイクロプロセツサと非
同期で動作するデイスプレイコントローラシステムは、
直接接続されたメモリよりもむしろ入力／出力装置のよ
うにデイスプレイメモリキヤラクタROMおよびキヤラク
タRAMにアクセスする。このデイスプレイコントローラ
ーは、各行のキヤラクターと関連するラインアトリビユ
ートまたはポインターによりデイスプレイメモリのデー
タにアクセスしたり、修正する。このシステムにおいて
は、ディスプレイメモリにおいて及びディスプレイスク
リーン上で、全ブロックのデータを転送することなく個
々の領域ベースでデータを再構成でき、これはデイスプ
レイコントローラー用のコントローラーを使用するシス
テムにおいて必要なものである。

上述した記載および図面の教示から当業者にとつては本
発明に対する他の実施例や修正の変更を行うことは容易
なことである。従つて、本発明はそれによつて限定され
るものではなく、そのような変更や実施例は請求範囲の
記載に含まれるものであることを理解されたい。

【図面の簡単な説明】

第1a図から第1c図は、本発明によるデイスプレイコント
ローラーシステムを有する電子ターミナルのブロツク
図、 第２図は、システムメモリマツプを示す図、 第３図は、システムマスリードオンリプログラム蓄積メ
モリをアクセスするのに使用されるアドレスバイトのビ
ツト構造を示す図、 第４図および第５図は、GROMインターフエイスユニツト
のブロツク図、 第６図は、デイスプレイスクリーンフオーマツトを設定
するフオーム記述子および領域データ表の使用を示す説
明図、 第７図は、複数の領域に区分されたデイスプレイスクリ
ーン上の領域をスクロールするデイスプレイメモリマツ
プの使用を示す図、 第8a図から第8c図は、デイスプレイコントローラーのブ
ロツク図、 第９図は、キーボードユニツトのブロツク図、 第10図は、キーボードインターフエイスの回路図、 第10a図は、キーボードインターフエイスユニツトの信
号の関係を示すタイミング図である。 10……システムマイクロプロセツサーCPU 12……システムコントローラーバス 14……システムアドレスバス 16……CRTコントローラーCRTC 18……カウンタータイマ回路CTC 20……２重非同期送信器／受信器DART 22……直列入出力装置 24……ダイナミツクランダムアクセスメモリ（DRAM）タ
イマー 26……メモリI/Oデコーダー 27……システムリードオンリーメモリー（ROM） 28……DRAMアドレスマルチプレクサー 29……テストROM 30……CMOS RAM 31……バツテリー 32……コントロールI/O装置 34……トランシーバー用両方向バツフアー 36……システムデータバス 38……コントラストレジスター 40,44……トランシーバー 42……メモリーデータバス 46……I/Oデータバス 52……GROM 54……GROMバス 56……GROMインターフエース 58……キーボード 60……キーボードインターフエース 62……電話式多重コードケーブル 64……専用コンピユーター 66,68,70……テストマルチプレクサー 72,74,76……共通バス 78,80……EIAドライバーレシーバー 82……PMインターフエース 84……EIAドライバーレシーバー 85……内部変復調器 86……ボーレイトマルチプレクサー 88……オプシヨンインターフエース 90……キヤラクターROM 92……キヤラクターバス 94……ビデオアトリビユート発生器UAG 96……RAMデイスプレイメモリ 98……レジスタ／バツフア 100……アトリビユートバス 102……コントロールバス 104……追加RAM 106……キヤラクター発生器RAM 108……ビデオ増巾器

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロナルド・エル・スミス アメリカ合衆国テキサス州ヒユ−ストン・ シヤデイ・ア−バ−7058 (72)発明者 ヨゲンドラ・シ−・パンドヤ アメリカ合衆国テキサス州ヒユ−ストン・ グランド・クロス12810 (72)発明者 ポ−ル・ビ−・ウツド アメリカ合衆国テキサス州ヒユ−ストン・ スタテコ−チ9205 (56)参考文献 特開 昭54−44442（ＪＰ，Ａ) 特開 昭55−115140（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】記憶装置及び中央処理装置に接続され、表
   示装置を制御する表示制御装置であって、 表示装置の表示画面上の垂直分割領域先頭列アドレスを
   記憶する垂直スプリットレジスターと、 記憶装置上の全区分領域先頭行アドレスを記憶する第１
   の領域レジスターと、 記憶装置上の垂直分割領域先頭行アドレスを記憶する第
   ２の領域レジスターと、 上記第１及び第２の領域レジスターに記憶されたアドレ
   スに基き記憶装置をアクセスする回路と、 上記垂直スプリットレジスターに接続され、上記アクセ
   ス手段により記憶装置から取出されたデータを表示装置
   で表示せしめる制御回路と、 を含む上記表示制御装置。