JPH0740257B2 - メモリアクセス制御装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はメモリアクセス制御装置に関し、特に、演算
の対象になるデータが揃い次第命令の実行から可能にな
るデータフロー型の情報処理装置において、データフロ
ープログラムを記憶し、入力データパケットに応じて命
令フェッチを行なうキャッシュメモリをアクセスするメ
モリアクセス制御装置に関する。

［従来の技術および発明が解決しようとする課題］ 従来のコンピュータは、プログラムとして種々の命令を
プログラムメモリに記憶しておき、プログラムカウンタ
によってプログラムメモリのアドレスを逐次指定して順
次命令を読出し、その命令を実行するというノイマン型
計算機が大部分である。

一方、データフロー型計算機は、プログラムカウンタへ
逐次的な命令の実行という概念を持たない非ノイマン型
計算機の一種である。このようなデータフロー型計算機
は、命令の並列処理を基本にしたアーキテクチャを採用
している。そして、演算の対象になるデータが揃い次
第、命令の実行が可能となり、データによって複数の命
令を同時に駆動するため、データの自然な流れに従って
並列的にプログラムが実行される。その結果、演算の所
要時間が大幅に短縮するとみなされている。

ところで、従来のデータフロー型計算機は、プログラム
メモリを内蔵するのが一般的であり、外部にプログラム
メモリを設けるという概念は存在しなかった。もし、外
部にプログラムメモリを設けた場合には、内蔵されてい
るキャッシュメモリと外部プログラムメモリをいかにし
てアクセスするかが問題となる。

それゆえに、この発明の主たる目的は、大容量のプログ
ラムメモリを外付けしかつ内蔵されたキャッシュメモリ
を高速でアクセスできるようなメモリアクセス制御装置
を提供することである。

［課題を解決するための手段］ この発明はプログラム制御部と対データ検出部と演算処
理部と外部プログラム記憶部とを備えた情報処理装置に
おいて、プログラム制御部は以下のように構成される。
すなわち、外部から実行パケットまたは外部プログラム
記憶部にロードするためのデータフロープログラムが与
えられる入力手段と、入力されたデータフロープログラ
ムを外部プログラム記憶部に出力するかまたは外部プロ
グラム記憶部から読出されたデータフロープログラムを
入力するかるあるいは外部プログラム記憶部によってフ
ェッチされた実行パケットを入力するかをデータフロー
プログラムまたは実行パケットが非同期で入力されるご
とに、それぞれに含まれる情報に基づいて出力先を制御
する入出力制御手段と、データフロープログラムを記憶
し、実行パケットに対応するプログラムデータを出力す
るキャッシュメモリと、入力手段から入力されたパケッ
トに含まれるアドレス情報に従ってキャッシュメモリを
アクセスする第１の制御手段と、入出力制御手段から入
力された実行パケットに含まれるアドレス情報に対して
少なくとも２回続けてキャッシュメモリをアクセスし、
コピー情報とともに出力する第２の制御手段と、キャッ
シュメモリでフェッチされた実行パケットおよび入出力
制御手段から入力された外部プログラム記憶部によって
フェッチされた実行パケットをコピー情報に従ってデー
タが非同期で入力されるごとに出力制御する出力制御手
段とから構成される。

［作用］ この発明に係るメモリアクセス制御装置は、外部からデ
ータフロープログラムが与えられたときには、そのプロ
グラムを外部プログラム記憶部にロードし、外部から実
行パケットが与えられたときには、その実行パケットに
含まれるアドレス情報に対して、異なる次の命令を２回
続けてキャッシュメモリをアクセスし、そのフェッチさ
れた命令を出力し、キャッシュメモリでミスヒットした
ときには外部プログラム記憶部をアクセスして実行パケ
ットをフェッチして、その実行パケットを出力する。

［実施例］ 第１図はこの発明が適用される情報処理装置の概略ブロ
ック図である。まず、第１図を参照して、情報処理装置
の構成について説明する。

情報処理装置１には外部プログラムメモリ２が外付けさ
れている。情報処理装置１は入出力制御回路を構成する
分岐結合部3,4,5,10およびバッファ11を含む。分岐結合
部３には入力データパケットが与えられ、この入力デー
タパケットは分岐結合部３によって分岐されて分岐結合
部４または５に与えられる。分岐結合部５は分岐結合部
３から出力された入力データパケットまたは後述のバッ
ファ11から与えられるデータパケットのいずれかをプロ
グラム制御部６に与える。プログラム制御部６はノード
Ｎ♯とG/C（Generation/Color）とを組合わせたキーコ
ードを複数記憶していて、該当するキーコードが入力さ
れると、プログラム上の行先ノードＮ♯とその行先ノー
ドＮ♯でどのような処理をするかを示すTAGが対データ
検出部７に出力される。

対データ検出部７はプログラム制御部６から読出された
プログラムデータおよび被処理データに対して対となる
プログラムデータおよび被処理データが入力されたか否
かを判別するものである。１対のプログラムデータおよ
び被処理データが対データ検出部７で検出されかつ生成
されたとき、接点８が閉じられる。なお、プログラムデ
ータがnopの場合にも、対となるべきプログラムデータ
が不要であるため、接点８は閉じられる。また、対デー
タ検出部７の出力は外部プログラムメモリ２にも与えら
れている。対データ検出部７から出力されたプログラム
データおよび被処理データは、接点８を介してALU9に与
えられて演算され、その演算結果は分岐結合部10によっ
てバッファ11または分岐結合部４に分岐される。バッフ
ァ11に記憶された演算結果は分岐結合部５を介してプロ
グラム制御部６に与えられる。

外部プログラムメモリ２は対データ検出部７から出力さ
れたプログラムデータに含まれるＮ♯とG/Cとをキーコ
ードとして、次の命令のプログラムデータを読出してプ
ログラム制御部６にアップロードする。

前述のバッファ11は外部プログラムメモリ２がプログラ
ムデータを読出してから、ALU9の演算結果をプログラム
制御部６に与えるための遅延動作を行なうものとして設
けらている。なお、外部プログラムメモリ２は、プログ
ラム制御部６からプログラムデータの初期書込み（ダウ
ンロード）が可能なように構成されている。

第２図は第１図に示した情報処理装置によって処理され
るプログラムの一例を示す図であり、第３図ないし第10
図は第１図に示した情報処理装置１によって、第２図に
示したプログラムを実行するときの各部のプログラムデ
ータの変化を示す図である。

次に、第１図ないし第10図を参照して、情報処理装置に
よるプログラム処理の具体的な動作について説明する。
まず、第２図のプログラムから明らかなように、ノード
Ｎ♯Ａに続くプログラムデータは、ノードでデータ０
のnop命令を実行するとともに、ノードＤから与えられ
かつノードでNOP命令が実行されたデータとノード
で加算命令を実行できるようにプログラム制御部６に配
されることが望まれる。

このために、第３図に示すように、情報処理装置１に
は、入力データパケットとして、データ0,TAGソース,G/
C0,N♯Ａが与えられる。ここで、ノードＮ♯ＡおよびG/
C0の各々の一部を併せたものがプログラム制御部６の物
理アドレスを示しており、TAGソースはノードＮ♯Ａが
プログラムデータの入力部を指定するものであり、G/C
はデータ０がどの時刻でサンプリングされたデータであ
るのかを識別するための識別子として用いられている。

なお、ノードＮ♯ＡとG/C0はプログラム制御部６の前記
物理アドレスを与えるとともに該メモリをアクセスする
ためのキーコードとして取扱われている。上述の入力デ
ータパケットは分岐結合部3,5を介してプログラム制御
部６に与えられる。プログラム制御部６はノードＮ♯A,
G/C0をキーコードとして、対応するプログラムデータを
アクセスする。たとえば、対応するプログラムデータと
してノードＮ♯3,TAG＋Ｌがフェッチされる。

このプログラムデータは、第２図に示すプログラムのノ
ードにおける加算の左側入力を与えることを示してい
る。このとき、ノードにおけるnop命令を処理するた
めに同じデータ０が与えられるので、Ｎ♯A,G/C0のキー
コードに対して、予めコピーフラグがプログラム制御部
６内で設定されている。そして、プログラム制御部６に
よってＮ♯A,G/C0のキーコードに対して、nopの命令を
示すＮ♯8,TAGnopが続けてフェッチされる。

プログラム制御部６はフェッチされたＮ♯3,TAG＋Ｌと
いうプログラムデータに対して、入力データパケットに
含まれるG/C0とデータ０を付加するとともに、データが
正常にフェッチされたことを示すフラグ０を付加する。
なお、ミスヒットしたときにはフラグ１が付加される。
対データ検出部７はこのプログラムデータに対して対と
なるプログラムデータが既にフェッチされているか否か
を判別する。すなわち、第２図に示すノードにおける
右側のデータがフェッチされている否かを判別する。
今、ノードにおける右側のデータは未だフェッチされ
ていないので、対データ検出部７はこのプログラムデー
タを待機させる。

一方、ノードにおけるnop命令のためのプログラムデ
ータは、対となるべきプログラムデータを必要としない
ので、プログラム制御部６はフェッチされたＮ♯8,TAGn
opに対して、入力データパケットに含まれるG/C0,デー
タ０を付加するとともに正常にフェッチされたことを示
すフラグ０を付加して出力する。また、プログラム制御
部６からプログラムデータがフェッチされたことによ
り、接点８が閉じられる。したがって、nop命令のため
のプログラムデータはALU9と外部プログラムメモリ２と
に与えられる。

このとき、情報処理装置１には、次の入力データパケッ
トが与えられたものとする。すなわち、次に第２図に示
すノードＢにおける処理を次に行なうためのプログラム
データとして、データ1,TAGソース,G/C0,N♯Ｂが分岐結
合部3,5を介してプログラム制御部６に与えられる。こ
のプログラムデータは、前述の第３図で説明したＮ♯Ａ
とほぼ同じであり、ノードでデータ１のnop命令を実
行し、ノードにおいて、データ１をノードＤから与え
られかつノードでnop命令が実行されたデータと加算
することになる。

このために、前述の第３図の説明と同様にして、プログ
ラム制御部６は第４図に示すようにＮ♯B,G/C0を該メモ
リの物理アドレスおよびキーコードとして、対応するプ
ログラムデータＮ♯4,TAG＋Ｌをフェッチする。このプ
ログラムデータは、第２図に示すプログラムのノード
における加算の左側入力を与えるデータである。ノード
におけるnop命令を処理するために同じプログラムデ
ータ１が与えられるので、プログラム制御部６には、Ｎ
♯B,G/C0のキーコードに対してコピーフラグが予め設定
されている。

したがって、同じＮ♯B,G/C0をキーコードとする次のno
pの命令を示すＮ♯9,TAGnopのプログラムデータが続け
てフェッチされる。さらに、プログラム制御部６でフェ
ッチされたＮ♯4,TAG＋Ｌというプログラムデータに対
して、入力データパケットに含まれるG/C0とデータ１と
正常にフェッチされたことを示すフラグ０が付加され
る。そして、対データ検出部７は、そのプログラムデー
タに対して、対となるプログラムデータが既にフェッチ
されているか否かを判別する。すなわち、第２図に示す
ノードにおける右側のデータがフェッチされているか
否かを判別するが、未だフェッチされていないので、こ
のプログラムデータを待機させる。

一方、前述の入力データパケットがプログラム制御部６
に入力されている間に、外部プログラムメモリ２は第３
図に示すように、対データ検出部７から与えられたnop
命令のためのプログラムデータに含まれるＮ♯8,G/C0の
組合わせで決まるキーコードに対応するアドレスから次
の命令を読出す。すなわち、ノードでnop命令の処理
が行なわれたデータをノードＮ♯ｘに出力するために、
Ｎ♯8,G/C0,N♯x,TAGシンクをプログラム制御部６に出
力する。

また、ALU9にはnop命令のためのデータが与えられる
が、nop命令は何ら演算を行なわないことを示す命令で
あるため、このプログラムデータをそのまま出力する。
nop命令のプログラムデータは分岐結合部10,バッファ1
1,分岐結合部５を介してプログラム制御部６に与えられ
る。

プログラム制御部６には、外部プログラムメモリ２から
読出されたプログラムデータが、バッファ11を介して遅
延が加えられたプログラムデータのフェッチよりも先に
入力される。したがって、プログラム制御部６は、、そ
のプログラムデータに含まれるＮ♯8,G/C0のキーコード
に対応するプログラムデータとして、第５図に示すよう
に、Ｎ♯x,TAGシンクをフェッチすることができ、続い
てバッファ11を介して与えられるプログラムデータに含
まれるＮ♯9,G/C0のキーコードに対応するプログラムデ
ータであるＮ♯y,TAGシンクをフェッチすることができ
る。

次に、情報処理装置１には、ノードＤのプログラムデー
タとして、第５図に示すように、データ3,TAGソース,G/
C0,N♯Ｄが与えられる。すなわち、ノードＤのプログラ
ムデータは、第２図に示すように、ノードでnop命令
を実行し、ノードでinc（インクリメント）命令を実
行するものである。このために、プログラム制御部６は
このプログラムデータに含まれるＮ♯D,G/C0をキーコー
ドとして、プログラムデータＮ♯1,nopをフェッチし、
同じキーコードＮ♯D,G/C0に対してコピー処理を行なっ
て、対応するプログラムデータＮ♯2,incをフェッチす
る。すなわち、プログラム制御部６は、キーコードＮ♯
2,TAGincに、入力データパケットに含まれるG/C0とデー
タ０とフラグ０を付加して対データ検出部７に出力す
る。

これらの処理を実行している間において、外部プログラ
ムメモリ２からはキーコードＮ♯9,G/C0に対応するプロ
グラムデータＮ♯9,G/C0,N♯y,TAGシンクが読出されて
プログラム制御部６に与えられる。このプログラムデー
タは、第２図に示すノードでnop命令が処理されたデ
ータをノードｙに出力することを示している。

また、ALU9は第５図に示すＮ♯1,G/C0,TAGnop,Lデータ
3,フラグ０のプログラムデータがnop命令であるため、
被処理データを素通りさせ、分岐結合部10,バッファ11,
分岐結合部10を介してプログラム制御部６に与える。プ
ログラム制御部６は、第６図に示すようにそのプログラ
ムデータのＮ♯1,G/C0をキーコードとして、Ｎ♯3,TAG
＋Ｒをフェッチする。そして、プログラム制御部６は、
Ｎ♯3,G/C0,TAG＋R,データ3,フラグ０からなるプログラ
ムデータを対データ検出部７に与える。

このような命令フェッチが可能となるのは外部プログラ
ムメモリ２が第５図に示すＮ♯1,G/C0,TAGnop,Lデータ
3,フラグ０からなるプログラムデータのキーコードＮ♯
1,G/C0に基づいて、対応する２組のプログラムデータ,G
/C0,N♯3,TAG＋R,N♯4,TAG＋Ｒを連続して読出し、これ
らの命令がフェッチされるよりも以前にプログラム制御
部６に与えられるからである。それゆえに、プログラム
制御部６はそのプログラムデータのＮ♯1,G/C0をキーコ
ードとして、Ｎ♯4,TAG＋Ｒのデータをもフェッチし、
Ｎ♯4,G/C0,TAG＋R,データ３のプログラムデータを対デ
ータ検出部７に与える。

すなわち、対データ検出部７には、第２図に示したノー
ドの左側の被処理データと、ノードの右側の被処理
データが与えられたことになる。前述の第３図で説明し
たように、ノードの左側のプログラムデータおよび被
処理データは既に対データ検出部７に与えられており、
また、前述の第４図で説明したように、ノードの左側
のプログラムデータおよび被処理データが既に対データ
検出部７に与えられている。したがって、対データ検出
部７はノードの２つの被処理データおよびノードの
２つの被処理データが揃ったことを検出し、第７図に示
すように、まずＮ♯3,G/C0,TAG＋,Lデータ0,Rデータ3,
フラグ０のプログラムデータをALU9に与える。応じて、
ALU9はノードにおける加算のための演算処理を実行す
る。さらに、対データ検出部７はＮ♯4,G/C0,TAG＋,Lデ
ータ1,Rデータ３のプログラムデータをALU9に与え、ノ
ードにおける演算処理を実行させる。

前述のごとく、ALU9はノード，の演算処理を行なっ
た後、第２図に示すように、ノード，でisel命令を
実行する。このisel命令は、整数タイプの読出命令であ
る。

次に、isel命令を実行するときに、プログラム制御部６
でハッシュ衝突が生じた場合の動作について説明する。
この例では、Ｎ♯とG/Cとを組合わせてプログラムデー
タをフェッチするためのキーコードとした。この場合、
Ｎ♯５とＮ♯６は４ビットのコードで表わせば、“010
1",“0110"となり、それぞれを識別することは可能であ
る。しかしながら、たとえば上位２ビットをキーコード
とし、下位２ビットを物理アドレスとして見た場合、と
もに“01"であるため同じになる。すなわち、上位２ビ
ットをキーコードとして用いた場合には、Ｎ♯5,N♯６
を識別することはできない。このために、第２図に示す
ノードでisel命令を実行した後、ノードのisel命令
を実行すると、ALU9は次のような処理を実行する。

すなわち、ALU9はノードの演算を実行すると、第８図
に示すように、バッファ11にＮ♯5,G/C0,データ３の演
算結果を出力する。プログラム制御部６はＮ♯5,G/C0の
キーコードに対応して、Ｎ♯7,TAG＊Ｒのデータをフェ
ッチする。一方、ALU9はノードでiselの演算処理を実
行した後、ノードでiselの演算処理を実行し、その演
算結果であるＮ♯6,G/C0,データ４をバッファ11に出力
する。

ところで、プログラム制御部６は、まず最初の演算結果
のＮ♯5,G/C0をキーコードとして、対応するプログラム
データをフェッチしようとするが、前述のごとく、プロ
グラム制御部６ではＮ♯５とＮ♯６との識別ができない
ためにもともとＮ♯5,G/C0をキーコードとして外部プロ
グラムメモリ２より与えられたプログラムデータの上に
Ｎ♯6,G/C0をキーコードとして外部プログラムメモリ２
より与えられた次のプログラムデータが書込まれてお
り、プログラム制御部６はＮ♯5,G/C0のキーコードに対
応する正常なデータをフェッチできず、ミスヒットを生
じる。このような場合であっても、正常に動作させる必
要がある。

そこで、この例では、プログラム制御部６はミスヒット
を生じた場合に、ハッシュ衝突の生じたことを示すため
に、第９図に示すようにプログラムデータにミスヒット
フラグ３を立てる。対データ検出部７はプログラムデー
タにミスヒットフラグが立っている場合には、接点８を
閉じない。このため、対データ検出部７から出力された
プログラムデータは外部プログラムメモリ２にのみ与え
られ、ALU9には与えられない。

外部プログラムメモリ２は第９図に示すように、対デー
タ検出部７から与えられたプログラムデータのキーコー
ドＮ♯5,G/C0に基づいて、第10図に示すように、ノード
の命令を実行するためのプログラムデータＮ♯7,G/C
0,TAG＊Ｌを読出すばかりでなく、演算しようするデー
タ3,フラグ３も読出す。

すなわち、この例では、プログラム制御部６でミスヒッ
トした場合、外部プログラムメモリ２を直接アクセスし
て、次の命令とともにデータもプログラム制御部６に与
えることを特徴としている。

外部プログラムメモリ２から読出されたノードのプロ
グラムデータはプログラム制御部６に与えられるが、こ
のプログラムデータにはデータも付加されているので、
ミスヒットフラグに従ってプログラム制御部６を素通り
し、対データ検出部７に与えられる。対データ検出部７
はそのプログラムデータと対となるべきデータが入力さ
れるまで待機する。外部プログラムメモリ２はノード
のプログラムデータを直接読出した後、第10図に示すよ
うにノードのプログラムデータＮ♯6,G/C0,TAGR,フラ
グ０がプログラム制御部６に入力される。

プログラム制御部６はＮ♯6,G/C0をキーコードとして、
Ｎ♯7,TAG＊Ｒのプログラムデータをフェッチする。こ
のプログラムデータは対データ検出部７に与えられる。
対データ検出部７はノードにおける演算を実行するの
に必要な２つのデータが揃ったことを検出し、再び接点
８を閉じ、その２つのプログラムデータをALU9に与え、
演算処理を実行する。

以下、同様の動作を行ない、ノードの演算結果とノー
ドＣで入力されるプログラムデータに基づいて、ノード
における加算のための演算処理が行なわれ、ノードｕ
に出力される。

第11A図および第11B図はこの発明の一実施例のプログラ
ム制御部の具体的なブロック図である。

まず、第11A図および第11B図を参照して、外部から入力
されたプログラムデータを外部プログラムメモリ２とメ
モリアレイ49とにロードする場合におけるプログラム制
御部６の構成とともにその動作について説明する。な
お、プログラムデータは、外部からシリアルに順次入力
されるが、全てのプログラムデータが外部プログラムメ
モリ２にロードされ、そのうちの初期の1kワードのプロ
グラムデータはメモリアレイ49にもロードされる。

プログラムデータには、ULD,LDI,LDXのいずれかの命令
が含まれている。ULDはアンロードの意味であり、通常
の実行状態を表わしている。LDIはメモリアレイ49に初
期の1kワードのプログラムデータをロードせよという命
令であり、LDXは残りのプログラムを外部プログラムメ
モリ２にロードせよという命令である。このような命令
を含むプログラムデータは入力ポート11に与えられる。
入力ポート11は各命令に応じて、選択信号を経路選択部
13に与える。また、入力ポート11は入力されるプログラ
ムデータのアドレスをデコードし、1kワードのアドレス
を検出したとき、検出信号を入出力ポート32に与える。
入力ポート11はプログラムデータを順次データラッチ12
に与える。データラッチ12は前段が空き状態になってい
ることに応じてデータをシフトするいわゆるハンドシェ
イクの手法でデータを出力するように構成されており、
以下に述べる各データラッチ15,18,20…も同様にして構
成されている。

データラッチ12から出力されたプログラムデータは経路
選択部13に与えられる。経路選択部13は入力ポート11か
ら与えられた選択信号に応じて、プログラムデータを合
流部14またはデータラッチ33に選択的に出力する。すな
わち、プログラムデータに含まれる命令がULDであれば
通常の実行処理を行なうものであるため、入力データパ
ケットを合流部14に出力し、命令がLDIまたはLDXであれ
ば、プログラムデータを外部プログラムメモリ２にロー
ドするために、プログラムデータをデータラッチ33に出
力する。データラッチ33はプログラムデータをラッチし
た後、そのプログラムデータを入出力ポート32に与え
る。入出力ポート32はそのプログラムデータを外部に出
力して、外部プログラムメモリ２に与えるとともに、デ
ータラッチ34にも出力する。なお、入出力ポート32は入
力ポート11が1kワードを越えるアドレスを検出したと
き、プログラムデータを外部プログラムメモリ２にのみ
出力し、データラッチ34には出力しない。

なお、外部プログラムメモリ２から読出された命令パケ
ットは入出力ポート32に与えられる。データラッチ34に
ラッチされたプログラムデータは経路選択部35に出力さ
れる。経路選択部35はプログラムデータを分岐部36また
は合流部14に選択的に分岐するものである。すなわち、
キャッシュメモリへアップロードすべきプログラムデー
タまたは外部からの初期ロードデータが与えられたとき
には、その入力データパケットを分岐部36に出力し、外
部プログラムメモリ２でフェッチされたデータパケット
が与えられたときには、合流部14に分岐させる。

分岐部36はデータパケットが与えられると、そのデータ
パケットに含まれるＮ♯,G/Cの組合せからなるキーデー
タを書込アドレス情報としてデータラッチ42にラッチさ
せ、データパケットに含まれるＮ♯,TAGからなる書込デ
ータをデータラッチ37にラッチさせる。データラッチ42
のラッチされた書込アドレス情報は次段のデータラッチ
43にラッチされる。データラッチ43にラッチされた書込
アドレス情報に基づいて、コピーアドレス生成部44によ
ってコピーアドレスが生成され、G/CおよびＮ♯からな
るキーデータが書込データの一部としてデータラッチ45
にラッチされ、アドレス情報としてのキーコードはデー
タラッチ46にラッチされる。

一方、データラッチ37にラッチされた書込データはデー
タラッチ38にラッチされ、この書込データとデータラッ
チ45にラッチされている書込データの一部が書込データ
ラッチ39にラッチされる。書込データラッチ39にラッチ
された書込データは書込／読出制御部50に与えられる。

一方、データラッチ46にラッチされた書込アドレス情報
は書込／読出調停制御部47に与えられる。書込／読出調
停制御部47には後で説明するが、データラッチ20からも
読出アドレス情報が与えられる。そして、書込／読出調
停制御部47は書込アドレス情報と読出アドレス情報のい
ずれか早く到達した方を選択してデコーダ48に与える。
書込／読出調停制御部47は、もし書込アドレス情報が与
えられた後、続いて読出アドレス情報が与えられたとき
には、書込アドレス情報をデコーダ48に出力した後、読
出アドレス情報をデコーダ48に出力する。デコーダ48は
書込アドレス情報および読出アドレス情報をそれぞれデ
コードし、コラムアドレス情報とロウアドレス情報をメ
モリアレイ49に与える。そして、メモリアレイ49には、
書込アドレス情報によってアドレス指定されたメモリセ
ルに書込データが書込まれる。

上述の動作により、1kワードのプログラムデータがメモ
リアレイ49に書込まれ、入力ポート11が1kワードのアド
レスを検出したとき、入出力ポート32は以後プログラム
データを外部プログラムメモリ２にのみ出力し、データ
ラッチ34には出力しない。それによって、すべてのプロ
グラムデータが外部プログラムメモリ２にロードされ
る。

次に、実際のプログラム実行手順について説明する。入
力ポート11には入力データパケットが与えられる。この
入力データパケットには、通常の実行状態を表わす命令
ULDが含まれている。入力ポート11は命令ULDによりアン
ロードであることを判別し、経路選択部13を合流部14側
に切換える。そして、入力データパケットはデータラッ
チ12,経路選択部13を介して合流部14にのみ与えられ、
データラッチ33側には出力されない。合流部14は次段の
データラッチ15が空き状態であれば、その入力データパ
ケットをデータラッチ15にラッチさせる。データラッチ
15にラッチされた入力データパケットは分岐部16に与え
られ、その入力データパケットに含まれるＮ♯およびG/
Cからなるキーコードとオペランドデータが分岐され、
キーコードはデータラッチ18にラッチされるとともに、
モード制御部17に与えられる。データラッチ28にラッチ
されたオペランドデータは、データラッチ29,30および3
1に順次伝送される。

モード制御部17はメモリアレイ49にロードされた1kワー
ドのプログラムを読出して、そのプログラムデータが正
常であるかどうかを判別するためにダンプを行なうため
のダンプモードと、キーコードに基づいて対応する命令
をメモリアレイ49から読出す読出モードを設定するもの
である。モード制御部17によって読出モードが設定され
ていれば、データラッチ18にラッチされているキーコー
ドがコピーアドレス生成部19に与えられ、そのキーコー
ドに基づく同一のアドレス情報に対して異なる命令をフ
ェッチするために、コピーアドレスが生成され、同じア
ドレス情報が順次データラッチ20にラッチされる。デー
タラッチ20にラッチされたアドレス情報は書込／読出調
停制御部47に与えられるとともに、データラッチ21にラ
ッチされる。

書込／読出調停制御部47はデータラッチ20から与えられ
た読出情報と前述のごとくデータラッチ46から与えられ
る書込アドレス情報のいずれが早く到達したかを判別
し、読出アドレス情報が先に到達していれば、そのアド
レス情報をデコーダ48に与える。デコーダ48はその読出
アドレス情報をデコードし、メモリアレイ49の所定のア
ドレスを指定する。そして、メモリアレイ49の指定され
たアドレスから入力データパケットに含まれるＮ♯,G/C
に対応する命令のプログラムデータが読出され、読出デ
ータラッチ40にラッチされる。この読出データは命令フ
ェッチ制御論理部23に与えられるとともに、データラッ
チ41にもラッチされる。

一方、データラッチ21にラッチされたキーコードはデー
タラッチ22にラッチされ、そのラッチ出力が命令フェッ
チ制御論理部23に与えられるとともに、データラッチ24
にラッチされる。命令フェッチ制御論理部23はデータラ
ッチ22から与えられたキーコードと読出データラッチ40
にラッチされているメモリアレイ49から読出されたキー
コードが一致しているか否かを比較し、一致しているこ
とを判別すれば、そのキーコードに引き続いてメモリア
レイ49からプログラムデータを再度読出すかどうかのフ
ラグを判定し、読出すべきフラグが立っていれば、デー
タラッチ41にラッチされている読出データが出力ポート
選択部25によって選択され、出力ポート26に出力され
る。また、引き続き読出されたプログラムデータは、出
力ポート選択部25を介して出力ポート27に出力される。

もし、メモリアレイ49で所定の命令に対するミスヒット
によりハッシュ衝突が生じていた場合には、読出データ
ラッチ40にラッチされている読出キーコードとデータラ
ッチ22にラッチされている入力データパケットに基づく
キーコードとが一致しないので、命令フェッチ制御論理
部23は不一致信号を出力ポート選択部25に与える。出力
ポート選択部25は不一致信号が与えられたことに応じ
て、ハッシュ衝突の生じたことを判別し、データラッチ
41にラッチされている読出データを出力することなく、
データラッチ24にラッチされているキーコードとデータ
ラッチ31にラッチされているオペランドデータを選択し
て出力ポート26に出力する。

次に、外部プログラムメモリ２によってフェッチされた
次の命令の実行パケットが入出力ポート32に与えられる
と、入出力ポート32はその実行パケットをデータラッチ
34にラッチさせる。

データラッチ34にラッチされた実行パケットは経路選択
部35に与えられる。経路選択部35は外部プログラムメモ
リ２からフェッチされた実行パケットであることをミス
ヒットフラグに従って判別すると、その実行パケットを
合流部14に出力し、データラッチ15にラッチさせる。分
岐部16はその実行パケットのキーコードとオペランドデ
ータを分岐し、キーコードをデータラッチ18にラッチさ
せるとともに、オペランドデータをデータラッチ28にラ
ッチさせる。この場合、メモリアレイ49からプログラム
データを読出す必要がないので、キーコードはデータラ
ッチ18,コピーアドレス生成部19,データラッチ20,21,22
および24を素通りして出力ポート選択部25に与えられ、
オペランドデータはデータラッチ28からデータラッチ2
9,30,31を素通りして出力ポート選択部25に与えられ
る。そして、出力ポート選択部25はそのキーコードおよ
びオペランドデータを出力ポート26に出力する。

［発明の効果］ 以上のように、この発明によれば、外部からデータフロ
ープログラムが与えられたときには、そのプログラムを
外部プログラム記憶部にアップロードさせ、外部から実
行パケットが与えられたとき、その実行パケットに含ま
れるアドレス情報に対して、異なる次の命令を２回続け
てキャッシュメモリに対してアクセスし、そのフェッチ
された命令を出力し、もし、キャッシュメモリがミスヒ
ットした場合には、外部プログラム記憶部に対して次の
命令とともに被処理データをフェッチして出力すること
により、キャッシュプログラムメモリと外部プログラム
メモリとによって命令フェッチを無駄なく効率良く実行
することができる。

【図面の簡単な説明】

第１図はこの発明が適用される情報処理装置の概略ブロ
ック図である。第２図は第１図に示した情報処理装置に
よって処理されたプログラムの一例を示す図である。第
３図ないし第10図は第１図に示した情報処理装置によっ
てプログラム処理されるときの実行手順を説明するため
の図である。第11A図および第11B図はこの発明の一実施
例の具体的なブロック図である。 図において、１は情報処理装置、２は外部プログラムメ
モリ、６はプログラム制御部、７は対データ検出部、８
は接点、９はALU、11は入力ポート、12,15,18,20,21,2
2,24,28,29,30,31,33,34,37,38,41,42,43,45,46はデー
タラッチ、13,35は経路選択部、14は合流部、16,36は分
岐部、19,44はコピーアドレス生成部、23は命令フェッ
チ制御論理部、25は出力ポート選択部、26,27は出力ポ
ート、32は入出力ポート、39は書込データラッチ、40は
読出データラッチ、47は書込／読出調停制御部、48はデ
コーダ、49はメモリアレイ、50は書込／読出制御部を示
す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】データフロープログラムを記憶し、実行パ
   ケットに応じて命令フェッチを行なうプログラム制御部
   と、前記プログラム制御部から対となるプログラムデー
   タおよび被処理データが入力されたことを判別する対デ
   ータ検出部と、前記対データ検出部によって対となるプ
   ログラムデータおよび被処理データが検出されたことに
   応じて、そのプログラムデータおよび被処理データに基
   づく演算を実行する演算処理部と、前記プログラム制御
   部にプログラムデータを与える外部プログラム記憶部と
   を備えた情報処理装置において、 前記プログラム制御部は、 外部から実行パケットまたは前記外部プログラム記憶部
   の経路にロードするためのデータフロープログラムが与
   えられる入力手段、 前記入力手段に入力されたデータフロープログラムを前
   記外部プログラム記憶部に出力するか、または前記外部
   プログラム記憶部から読出されたデータフロープログラ
   ムを入力するか、あるいは前記外部プログラム記憶部に
   よってフェッチされた実行パケットを入力するかをデー
   タフロープログラムまたは実行パケットが非同期で入力
   されるごとに、それぞれに含まれる情報に基づいて出力
   先を制御する入出力制御手段、 前記データフロープログラムを記憶し、実行パケットに
   応じて該当するプログラムデータを出力するキャッシュ
   メモリ、 前記入力手段または前記入出力制御手段から入力された
   パケットに含まれるアドレス情報に従って、前記キャッ
   シュメモリをアクセスする第１の制御手段、 前記入力手段または前記入出力制御手段から入力された
   パケットに含まれるアドレス情報に対して、少なくとも
   ２回続けて前記キャッシュメモリをアクセスし、コピー
   情報とともに出力する第２の制御手段、および 前記キャッシュメモリでフェッチされた実行パケットお
   よび前記入出力制御手段から入力された前記外部プログ
   ラム記憶部によってフェッチされた実行パケットを前記
   コピー情報に従ってデータが入力されるごとに非同期で
   選択的に出力制御する出力制御手段を備え、 前記キャッシュメモリから読出されたデータおよび外部
   から入力されたパケットデータとの比較，照合，判定に
   基づいて次に実行すべき命令をフェッチすることを特徴
   とする、メモリアクセス制御装置。