JPH0740439B2 - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPH0740439B2 JPH0740439B2 JP60137166A JP13716685A JPH0740439B2 JP H0740439 B2 JPH0740439 B2 JP H0740439B2 JP 60137166 A JP60137166 A JP 60137166A JP 13716685 A JP13716685 A JP 13716685A JP H0740439 B2 JPH0740439 B2 JP H0740439B2
- Authority
- JP
- Japan
- Prior art keywords
- circuits
- external address
- circuit
- address input
- external
- Prior art date
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- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、記憶装置に関するものである。
従来、記憶装置においては、１つのアドレスバッファは
外部アドレス入力を１つのみ受付ける形式となってい
た。
外部アドレス入力を１つのみ受付ける形式となってい
た。
第３図は従来の記憶装置の一例の一部分の回路を示す。
１は外部アドレス入力回路、３はよく知られた判定回
路、Aiは外部アドレス入力である。次に第３図に示した
従来の記憶装置の動作について説明する。
１は外部アドレス入力回路、３はよく知られた判定回
路、Aiは外部アドレス入力である。次に第３図に示した
従来の記憶装置の動作について説明する。
まず、外部アドレス入力Aiの高レベル，低レベルに従
い、外部アドレス入力回路１内の入力Aiがゲートに接続
されたトランジスタ11を流れる電流が変化することを利
用し、判定回路３においてこの電流変化を電圧変化とし
て増幅し、外部アドレス入力Aiの判定をする。それから
判定回路３より出力された信号によって指定したアドレ
スに対して情報の書き込み、読み出し動作を行なう。
い、外部アドレス入力回路１内の入力Aiがゲートに接続
されたトランジスタ11を流れる電流が変化することを利
用し、判定回路３においてこの電流変化を電圧変化とし
て増幅し、外部アドレス入力Aiの判定をする。それから
判定回路３より出力された信号によって指定したアドレ
スに対して情報の書き込み、読み出し動作を行なう。
上述した従来の記憶装置では、外部アドレス入力Aiのレ
ベルに対応して判定回路３が出力する信号の組合わせは
一種類しかなかった。従って複数の外部アドレス入力回
路および判定回路を用いてｎ個の外部アドレス入力
An-1,An-2,…A0を入力した場合、外部アドレス入力
An-1,An-2…A0それぞれのレベルの組合わせに対応して
一種類のアドレスしか指定されなかった。
ベルに対応して判定回路３が出力する信号の組合わせは
一種類しかなかった。従って複数の外部アドレス入力回
路および判定回路を用いてｎ個の外部アドレス入力
An-1,An-2,…A0を入力した場合、外部アドレス入力
An-1,An-2…A0それぞれのレベルの組合わせに対応して
一種類のアドレスしか指定されなかった。
従って特殊なアドレスの順序指定が困難であり、また記
憶装置のテストパターン作成が難しいという欠点があ
る。
憶装置のテストパターン作成が難しいという欠点があ
る。
本発明の目的は、複数の外部アドレス入力の１つを選択
信号により選択することにより、１組の外部アドレス入
力に対し複数種類の信号を得ることができ、例えばｎ個
の外部アドレス入力に対し複数種類の内部アドレスを指
定することができる記憶装置を提供することにある。
信号により選択することにより、１組の外部アドレス入
力に対し複数種類の信号を得ることができ、例えばｎ個
の外部アドレス入力に対し複数種類の内部アドレスを指
定することができる記憶装置を提供することにある。
それぞれが内部アドレス信号の対応する桁を出力する複
数の判定回路が備えられ、前記判定回路それぞれに複数
のモードに対応した複数の外部アドレス入力回路の一端
が接続され、前記外部アドレス入力回路のそれぞれは他
端が一定の電圧の電源に接続され対応するモードを選択
する選択信号で開閉が制御されるモード選択用スイッチ
回路及び外部アドレス入力信号の各桁のいずれかで開閉
が制御される外部アドレススイッチ回路の直列接続から
なり、前記判定回路のそれぞれは接続される複数の前記
外部アドレス入力回路を通して流れる電流の大きさに応
じて内部アドレス信号の対応する桁を出力し、複数の前
記アドレス入力回路は前記モードのそれぞれに対応して
区分した組ごとに接続される判定回路が出力する内部ア
ドレスの桁と外部アドレススイッチ回路を制御する外部
アドレス入力信号の桁との組合わせが異なることを特徴
とする。
数の判定回路が備えられ、前記判定回路それぞれに複数
のモードに対応した複数の外部アドレス入力回路の一端
が接続され、前記外部アドレス入力回路のそれぞれは他
端が一定の電圧の電源に接続され対応するモードを選択
する選択信号で開閉が制御されるモード選択用スイッチ
回路及び外部アドレス入力信号の各桁のいずれかで開閉
が制御される外部アドレススイッチ回路の直列接続から
なり、前記判定回路のそれぞれは接続される複数の前記
外部アドレス入力回路を通して流れる電流の大きさに応
じて内部アドレス信号の対応する桁を出力し、複数の前
記アドレス入力回路は前記モードのそれぞれに対応して
区分した組ごとに接続される判定回路が出力する内部ア
ドレスの桁と外部アドレススイッチ回路を制御する外部
アドレス入力信号の桁との組合わせが異なることを特徴
とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の記憶装置の一部を示す回路
図である。外部アドレス入力Aiは通常のアドレス指定信
号であり、また外部アドレス入力Ajは特殊なアドレス指
定信号である。外部アドレス入力回路4,5が判定回路３
に接続され、外部アドレス入力回路4,5それぞれ内には
直列に接続されたトランジスタ6,8またはトランジスタ
7,9が設けられ、選択信号A,Bそれぞれがトランジスタ6,
7それぞれのゲートに外部アドレス入力Ai,Ajそれぞれが
トランジスタ8,9それぞれのゲートに入力されている。
アドレスの入力判定はアドレス選択回路であるトランジ
スタ6,7の切換えによりモードの選択がなされ、選択信
号ＡによりモードＡが選択された場合は、外部アドレス
Aiが判定回路３により判定され、選択信号Ｂによりモー
ドＢが選択された場合には外部アドレス入力Ajが判定さ
れる。
図である。外部アドレス入力Aiは通常のアドレス指定信
号であり、また外部アドレス入力Ajは特殊なアドレス指
定信号である。外部アドレス入力回路4,5が判定回路３
に接続され、外部アドレス入力回路4,5それぞれ内には
直列に接続されたトランジスタ6,8またはトランジスタ
7,9が設けられ、選択信号A,Bそれぞれがトランジスタ6,
7それぞれのゲートに外部アドレス入力Ai,Ajそれぞれが
トランジスタ8,9それぞれのゲートに入力されている。
アドレスの入力判定はアドレス選択回路であるトランジ
スタ6,7の切換えによりモードの選択がなされ、選択信
号ＡによりモードＡが選択された場合は、外部アドレス
Aiが判定回路３により判定され、選択信号Ｂによりモー
ドＢが選択された場合には外部アドレス入力Ajが判定さ
れる。
第２図は第１図に示す回路を３つ組み合わせた回路図
で、次に第２図を用いて従来の半導体記憶装置で不可能
であった複雑なアドレス指定が可能となることを説明す
る。
で、次に第２図を用いて従来の半導体記憶装置で不可能
であった複雑なアドレス指定が可能となることを説明す
る。
第２図において判定回路31〜32それぞれに外部アドレス
入力回路41および51,42および52または43および53が接
続され、外部アドレス入力回路41〜43,51〜53内にトラ
ンジスタ61〜63,71〜73,81〜83,91〜93が設けられてい
る。
入力回路41および51,42および52または43および53が接
続され、外部アドレス入力回路41〜43,51〜53内にトラ
ンジスタ61〜63,71〜73,81〜83,91〜93が設けられてい
る。
第１の入力回路においては、トランジスタ81,91それぞ
れのゲートに外部アドレス入力A0,A1それぞれを入力
し、第２の入力回路においてはトランジスタ82,92それ
ぞれのゲートに外部アドレス入力A1,A2それぞれを、第
３の入力回路においてはトランジスタ83,93それぞれの
ゲートに外部アドレス入力A2,A0それぞれを入力する。
選択信号Ａがトランジスタ61〜63のゲートに、選択信号
Ｂがトランジスタ71〜73のゲートに接続される。
れのゲートに外部アドレス入力A0,A1それぞれを入力
し、第２の入力回路においてはトランジスタ82,92それ
ぞれのゲートに外部アドレス入力A1,A2それぞれを、第
３の入力回路においてはトランジスタ83,93それぞれの
ゲートに外部アドレス入力A2,A0それぞれを入力する。
選択信号Ａがトランジスタ61〜63のゲートに、選択信号
Ｂがトランジスタ71〜73のゲートに接続される。
外部アドレス入力A0〜A2を選択信号A,Bで切換えて判定
回路31〜33に伝えることにより、第１表に示すように判
定回路31〜33それぜれからの出力信号X0〜X2が変化し、
信号X0〜X2を各桁とする２進数の内部アドレスが選択信
号A,Bによって選択するモードA,Bによって異ってくる。
0,1,2…７という外部アドレス入力A0〜A2の順序に対
し、モードＡの時内部アドレスは、0,1,2…７と進み、
モードＢの時、内部アドレスは0,4,1,5…７と進む。以
上示したように本実施例では、モードA,Bを切換えるこ
とにより複数なアドレス指定が可能となることがわか
る。
回路31〜33に伝えることにより、第１表に示すように判
定回路31〜33それぜれからの出力信号X0〜X2が変化し、
信号X0〜X2を各桁とする２進数の内部アドレスが選択信
号A,Bによって選択するモードA,Bによって異ってくる。
0,1,2…７という外部アドレス入力A0〜A2の順序に対
し、モードＡの時内部アドレスは、0,1,2…７と進み、
モードＢの時、内部アドレスは0,4,1,5…７と進む。以
上示したように本実施例では、モードA,Bを切換えるこ
とにより複数なアドレス指定が可能となることがわか
る。
〔発明の効果〕 以上説明したように本発明は、特殊なアドレスの順序指
定が可能となり、また記憶装置のテストパターン作成が
容易に出来る効果がある。
定が可能となり、また記憶装置のテストパターン作成が
容易に出来る効果がある。
第１図は本発明の一実施例を示す回路図、第２図は第１
図に示した回路を３つ組合せた回路図、第３図は従来の
記憶装置の一例を示す図である。 1,4,5,41〜43,51〜53……外部アドレス入力回路、3,31
〜33……アドレス判定回路、A,B……選択信号、Ai……
通常のアドレス指定をするための外部アドレス入力、Aj
……特殊なアドレス指定をするための外部アドレス入
力、A0〜A2……外部アドレス入力、X0〜X2……判定回路
より出力された信号
図に示した回路を３つ組合せた回路図、第３図は従来の
記憶装置の一例を示す図である。 1,4,5,41〜43,51〜53……外部アドレス入力回路、3,31
〜33……アドレス判定回路、A,B……選択信号、Ai……
通常のアドレス指定をするための外部アドレス入力、Aj
……特殊なアドレス指定をするための外部アドレス入
力、A0〜A2……外部アドレス入力、X0〜X2……判定回路
より出力された信号
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−3299（ＪＰ，Ａ) 特開 昭55−64699（ＪＰ，Ａ) 特開 昭54−131832（ＪＰ，Ａ) 特開 昭61−24100（ＪＰ，Ａ)
Claims (1)
- 【請求項１】それぞれが内部アドレス信号の対応する桁
を出力する複数の判定回路が備えられ、前記判定回路そ
れぞれに複数のモードに対応した複数の外部アドレス入
力回路の一端が接続され、前記外部アドレス入力回路の
それぞれは他端が一定の電圧の電源に接続され対応する
モードを選択する選択信号で開閉が制御されるモード選
択用スイッチ回路及び外部アドレス入力信号の各桁のい
ずれかで開閉が制御される外部アドレススイッチ回路の
直列接続からなり、前記判定回路のそれぞれは接続され
る複数の前記外部アドレス入力回路を通して流れる電流
の大きさに応じて内部アドレス信号の対応する桁を出力
し、複数の前記アドレス入力回路は前記モードのそれぞ
れに対応して区分した組ごとに接続される判定回路が出
力する内部アドレスの桁と外部アドレススイッチ回路を
制御する外部アドレス入力信号の桁との組合わせが異な
ることを特徴とする記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60137166A JPH0740439B2 (ja) | 1985-06-24 | 1985-06-24 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60137166A JPH0740439B2 (ja) | 1985-06-24 | 1985-06-24 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61296600A JPS61296600A (ja) | 1986-12-27 |
| JPH0740439B2 true JPH0740439B2 (ja) | 1995-05-01 |
Family
ID=15192360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60137166A Expired - Lifetime JPH0740439B2 (ja) | 1985-06-24 | 1985-06-24 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0740439B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5564699A (en) * | 1978-11-09 | 1980-05-15 | Matsushita Electric Ind Co Ltd | Semiconductor integrated-circuit memory |
| JPS573299A (en) * | 1980-06-06 | 1982-01-08 | Nec Corp | Memory integrated circuit |
-
1985
- 1985-06-24 JP JP60137166A patent/JPH0740439B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61296600A (ja) | 1986-12-27 |
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Legal Events
| Date | Code | Title | Description |
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Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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