JPS6310393A - 半導体記憶装置の出力回路 - Google Patents
半導体記憶装置の出力回路Info
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- JPS6310393A JPS6310393A JP61156509A JP15650986A JPS6310393A JP S6310393 A JPS6310393 A JP S6310393A JP 61156509 A JP61156509 A JP 61156509A JP 15650986 A JP15650986 A JP 15650986A JP S6310393 A JPS6310393 A JP S6310393A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体記憶装置の出力回路に関し、特に電源
端子から出力トランジスタを介して接地端子に貫通電流
が流れるのを防止することができる出力回路に関するも
のである。
端子から出力トランジスタを介して接地端子に貫通電流
が流れるのを防止することができる出力回路に関するも
のである。
［従来の技術］
第３図は、ｔｃ 、！： 、？−ハＩ Ｅ Ｅ Ｅ
Ｊ ＯＵ ＲＮ Ａ ＬＯＦ ５ＱＬＩＯ−８ＴＡＴ
Ｅ ＣＩＲＣＵＩＴＳ、０ＣＴＯＢＥＲ１９８４，Ｖ
ＯＬＵＭＥＳＣ−１９，Ｐ５６４−５７１．５ＴＡＮＬ
ＥＹ Ｅ、５ＣＨＵＳＴＥＲ他、”Ａ２０ｕｓ ６４
Ｋ（４Ｋｘ１６）ＮＭＯ８ＲＡＭ”に示された従来の半
導体記憶装置の出力回路を示す図である。
Ｊ ＯＵ ＲＮ Ａ ＬＯＦ ５ＱＬＩＯ−８ＴＡＴ
Ｅ ＣＩＲＣＵＩＴＳ、０ＣＴＯＢＥＲ１９８４，Ｖ
ＯＬＵＭＥＳＣ−１９，Ｐ５６４−５７１．５ＴＡＮＬ
ＥＹ Ｅ、５ＣＨＵＳＴＥＲ他、”Ａ２０ｕｓ ６４
Ｋ（４Ｋｘ１６）ＮＭＯ８ＲＡＭ”に示された従来の半
導体記憶装置の出力回路を示す図である。
初めにこの出力回路の構成について説明する。
半導体記憶装置は複数個のメモリセル〈図示せず）を含
む。１は、半導体記憶装置に外部から与えられるアドレ
ス信号（図示せず）で選択されたメモリセルから読出さ
れた情報信号Ｉ１０．Ｉ１０から、これに対応した相補
論理信号り、Ｄを出力する増幅回路である。２ａは、一
方の相補論理信号６と出力イネーブル信号ＤＯＥとから
否定論理和をとり信号ＤＨを出力するＮＯＲ回路、３ａ
は、他方の相補論理信＠Ｄと出カイネーブル信号■百Ｆ
とから否定論理和をとり信号ＤＬを出力するＮＯＲ回路
である。４は、そのドレインが電ｍｖ。
む。１は、半導体記憶装置に外部から与えられるアドレ
ス信号（図示せず）で選択されたメモリセルから読出さ
れた情報信号Ｉ１０．Ｉ１０から、これに対応した相補
論理信号り、Ｄを出力する増幅回路である。２ａは、一
方の相補論理信号６と出力イネーブル信号ＤＯＥとから
否定論理和をとり信号ＤＨを出力するＮＯＲ回路、３ａ
は、他方の相補論理信＠Ｄと出カイネーブル信号■百Ｆ
とから否定論理和をとり信号ＤＬを出力するＮＯＲ回路
である。４は、そのドレインが電ｍｖ。
。端子に接続され、そのゲートがＮＯＲ回路２ａの出力
側に接続され、そのソースが外部データ出力端子９に接
続されるｎチャンネルの出力ＭＯＳトランジスタ、５は
、そのドレインが外部データ出力端子９に接続され、そ
のゲートがＮＯＲ回路３ａの出力側に接続され、そのソ
ースが接地ＧＮＤ端子に接続される出力ＭＯＳトランジ
スタである。ＤＯＬＪＴは出力信号を表わす。
側に接続され、そのソースが外部データ出力端子９に接
続されるｎチャンネルの出力ＭＯＳトランジスタ、５は
、そのドレインが外部データ出力端子９に接続され、そ
のゲートがＮＯＲ回路３ａの出力側に接続され、そのソ
ースが接地ＧＮＤ端子に接続される出力ＭＯＳトランジ
スタである。ＤＯＬＪＴは出力信号を表わす。
次にこの出力回路の電源投入時の動作について第４図の
波形図を用いて説明する。時間ｔ０において電源が投入
されると、半導体記憶装置に与えられているアドレス信
号で選択されたメモリセルから情報信号Ｉ１０．Ｉ１０
が読出される。増幅回路１は情報信号Ｉ１０．Ｉ１０を
増幅するが、電源投入直後は回路が完全に初期化されて
いないため、相補論理信＠Ｄ、Ｄが共に“Ｌ ＩＩレベ
ルとなる期間（ｔｏ−ｔ＋）が存在する可能性がある。
波形図を用いて説明する。時間ｔ０において電源が投入
されると、半導体記憶装置に与えられているアドレス信
号で選択されたメモリセルから情報信号Ｉ１０．Ｉ１０
が読出される。増幅回路１は情報信号Ｉ１０．Ｉ１０を
増幅するが、電源投入直後は回路が完全に初期化されて
いないため、相補論理信＠Ｄ、Ｄが共に“Ｌ ＩＩレベ
ルとなる期間（ｔｏ−ｔ＋）が存在する可能性がある。
このとき、出力イネーブル信号ＤＯＥが活性状態（１１
Ｌ ＩＩレベル）であれば、ＮＯＲ回路２ａ、３ａから
の信号ＤＨ，ＤＬは共に゛Ｈ″レベルになり、出力ＭＯ
Ｓトランジスタ４．５が同時に導通状態になる。
Ｌ ＩＩレベル）であれば、ＮＯＲ回路２ａ、３ａから
の信号ＤＨ，ＤＬは共に゛Ｈ″レベルになり、出力ＭＯ
Ｓトランジスタ４．５が同時に導通状態になる。
［発明が解決しようとする問題点］
ところで、従来の半導体記憶装置の出力回路は以上のよ
うに構成されているので、電源投入直後に出力イネーブ
ル信号ＤＯＥが活性状態になっている場合、出力ＭＯＳ
トランジスタ４．５が同時に導通状態になる可能性があ
り、このとき電ｌ１ｖｃｃ端子から接地ＧＮＤ端子へ真
通電流が流れる。
うに構成されているので、電源投入直後に出力イネーブ
ル信号ＤＯＥが活性状態になっている場合、出力ＭＯＳ
トランジスタ４．５が同時に導通状態になる可能性があ
り、このとき電ｌ１ｖｃｃ端子から接地ＧＮＤ端子へ真
通電流が流れる。
通常、出力ＭＯＳトランジスタ４．５は電流駆動能力が
大きいので真通電流は極めて大きな値となり、素子の破
損につながるという問題点があった。
大きいので真通電流は極めて大きな値となり、素子の破
損につながるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、電源投入直後に出力イネーブル信号が活性状
態であっても、電源端子から出力トランジスタを介して
接地端子に真通電流が流れて素子が破損する可能性がな
い半導体記憶装置の出力回路を得ることを目的とする。
たもので、電源投入直後に出力イネーブル信号が活性状
態であっても、電源端子から出力トランジスタを介して
接地端子に真通電流が流れて素子が破損する可能性がな
い半導体記憶装置の出力回路を得ることを目的とする。
Ｅ問題点を解決するための手段］
この発明に係る半導体記憶装置の出力回路は、電源投入
時に所定パルス幅のパルスを発生するパルス発生回路を
設け、このパルスの発生期間中、第１および第２の出力
トランジスタを強制的に非導通状態に制御するようにし
たものである。
時に所定パルス幅のパルスを発生するパルス発生回路を
設け、このパルスの発生期間中、第１および第２の出力
トランジスタを強制的に非導通状態に制御するようにし
たものである。
［作用］
この発明における第１および第２の出力トランジスタは
、電源投入時に発生される上記パルスによって強１ｂｌ
Ｊ的に非導通状態にされる。
、電源投入時に発生される上記パルスによって強１ｂｌ
Ｊ的に非導通状態にされる。
［実施例］
以下、この発明の実施例を図について説明する。
なお、この実施例の説明において、従来の技術の説明と
重複する部分については適宜その説明を省略する。
重複する部分については適宜その説明を省略する。
第１図は、この発明の実施例である半導体記憶装置の出
力回路を示す図である。
力回路を示す図である。
この実施例の構成が第３図の出力回路の構成と異なる点
は以下の点である。すなわち、増幅回路１の一方の出力
側はＮＯＲ回路２ｂの入力側に接続されており、ＮＯＲ
回路２ｂの出力側は出力ＭＯＳトランジスタ４のゲート
に接続される。増幅回路１の他方の出力側はＮＯＲ回路
３ｂの入力側に接続されており、ＮＯＲ回路３ｂの出力
側は出力ＭＯＳトランジスタ５のゲートに接続される。
は以下の点である。すなわち、増幅回路１の一方の出力
側はＮＯＲ回路２ｂの入力側に接続されており、ＮＯＲ
回路２ｂの出力側は出力ＭＯＳトランジスタ４のゲート
に接続される。増幅回路１の他方の出力側はＮＯＲ回路
３ｂの入力側に接続されており、ＮＯＲ回路３ｂの出力
側は出力ＭＯＳトランジスタ５のゲートに接続される。
また、その−万端が電１ｍＶｃｃ端子に接続されその他
方端がノードＮ、に接続される抵抗値Ｒの抵抗６と、そ
の一方電極がノードＮ、に接続されその他方電極が接地
ＧＮＤ端子に接続される容ＩＣのコンデンサ７と、その
入力側がノードＮＩに接６一 統されその出力側がノードＮ２を介してＮＯＲ回路２ｂ
、３ｂの入力側に接続されるインバータ回路８とから構
成される、所定パルス幅のパルスを発生するパルス発生
回路１０が設けられている。
方端がノードＮ、に接続される抵抗値Ｒの抵抗６と、そ
の一方電極がノードＮ、に接続されその他方電極が接地
ＧＮＤ端子に接続される容ＩＣのコンデンサ７と、その
入力側がノードＮＩに接６一 統されその出力側がノードＮ２を介してＮＯＲ回路２ｂ
、３ｂの入力側に接続されるインバータ回路８とから構
成される、所定パルス幅のパルスを発生するパルス発生
回路１０が設けられている。
また、出力イネーブル信号ＤＯＥはＮＯＲ回路２ｂ、３
ｂの入力側に与えられる。ＮＯＲ回路２ｂは一方の相補
論理信号百と出カイネーブル信号百０Ｅとインバータ８
出力との否定論理和をとり信号ＤＨを出力する。ＮＯＲ
回路３ｂは他方の相補論理信号りと出力イネーブル信号
１百Ｔとインバータ回路８出力との否定論理和をとり信
号ＤＬを出力する。
ｂの入力側に与えられる。ＮＯＲ回路２ｂは一方の相補
論理信号百と出カイネーブル信号百０Ｅとインバータ８
出力との否定論理和をとり信号ＤＨを出力する。ＮＯＲ
回路３ｂは他方の相補論理信号りと出力イネーブル信号
１百Ｔとインバータ回路８出力との否定論理和をとり信
号ＤＬを出力する。
次にこの出力回路の電源投入時の動作について第２図の
波形図を用いて説明する。時間ｔ。ｋ：おいて電源を投
入した場合、電源投入直後は回路が完全に初期化されて
いないため、従来技術の場合と同様に、相補論理信号り
、Ｄが共に“Ｌ”レベルとなる時間（ｔｏ〜１＋）が存
在する。一方、ノードＮ、の電圧は抵抗６の抵抗値Ｒと
コンデンサ７の容量Ｃとで決定される時定数で上昇する
。
波形図を用いて説明する。時間ｔ。ｋ：おいて電源を投
入した場合、電源投入直後は回路が完全に初期化されて
いないため、従来技術の場合と同様に、相補論理信号り
、Ｄが共に“Ｌ”レベルとなる時間（ｔｏ〜１＋）が存
在する。一方、ノードＮ、の電圧は抵抗６の抵抗値Ｒと
コンデンサ７の容量Ｃとで決定される時定数で上昇する
。
ノードＮ＋の電圧がインバータ回路８のしきい値電圧よ
りも低いとぎにはインバータ回路８出力（ノードＮ２）
の電圧は“ＨＩＩレベルを保つ。時間ｔ２において、ノ
ードＮ、の電圧がインバータ回路８のしきい値電圧を越
えるとノードＮ２の電圧は゛Ｌ″レベルになる。ノード
Ｎ２の電圧が′“Ｈ”レベルである時間（ｔｏ〜ｔ２）
は、抵抗値Ｒと容量Ｃとを変えることによって任意に設
定できるので、この時間（ｔ ｏ ＝ｔ ２ ）を相補
論理信号り、Ｄが共に゛Ｌ″レベルである時間（ｔ。
りも低いとぎにはインバータ回路８出力（ノードＮ２）
の電圧は“ＨＩＩレベルを保つ。時間ｔ２において、ノ
ードＮ、の電圧がインバータ回路８のしきい値電圧を越
えるとノードＮ２の電圧は゛Ｌ″レベルになる。ノード
Ｎ２の電圧が′“Ｈ”レベルである時間（ｔｏ〜ｔ２）
は、抵抗値Ｒと容量Ｃとを変えることによって任意に設
定できるので、この時間（ｔ ｏ ＝ｔ ２ ）を相補
論理信号り、Ｄが共に゛Ｌ″レベルである時間（ｔ。
〜ｔ、）よりも長くすれば、出力イネーブル信号ＤＯＥ
が活性状態（“Ｌ ＩＴレベル）であっても、信号ＤＨ
，ＤＬが共にｎ Ｈｕレベルになることはなくなり、出
力ＭＯＳトランジスタ４．５が同時に非導通状態になる
。このため、電１１Ｖｃｃ端子から出力ＭＯＳトランジ
スタ４．５を介して接地ＧＮＤ端子へ貫通電流が流れず
、貫通電流により素子が破損することはない。
が活性状態（“Ｌ ＩＴレベル）であっても、信号ＤＨ
，ＤＬが共にｎ Ｈｕレベルになることはなくなり、出
力ＭＯＳトランジスタ４．５が同時に非導通状態になる
。このため、電１１Ｖｃｃ端子から出力ＭＯＳトランジ
スタ４．５を介して接地ＧＮＤ端子へ貫通電流が流れず
、貫通電流により素子が破損することはない。
なお、上記実施例では、出力ＭＯＳトランジスタがｎチ
ャンネルＭＯＳトランジスタである場合について示した
が、出力ＭｏｓトランジスタはｎチャンネルＭＯＳトラ
ンジスタでもよく、さらに、出力回路は０ＭＯ８型でも
バイポーラ型でもよい。
ャンネルＭＯＳトランジスタである場合について示した
が、出力ＭｏｓトランジスタはｎチャンネルＭＯＳトラ
ンジスタでもよく、さらに、出力回路は０ＭＯ８型でも
バイポーラ型でもよい。
また、パルス発生回路についても上記例以外のものを使
用してもよく、この場合にも上記実施例と同様の効果を
奏する。
用してもよく、この場合にも上記実施例と同様の効果を
奏する。
［発明の効果］
以上のようにこの発明によれば、出力トランジスタを電
源投入時に発生される所定パルス幅のパルスによって強
制的に非導通状態にするので、電源投入時に出力イネー
ブル信号が活性状態であっても、電源端子から出力トラ
ンジスタを介して接地端子に貫通電流が流れず、貫通電
流による素子の破損がなくなり信頼性の高い半導体記憶
装置の出力回路が得られる。 。
源投入時に発生される所定パルス幅のパルスによって強
制的に非導通状態にするので、電源投入時に出力イネー
ブル信号が活性状態であっても、電源端子から出力トラ
ンジスタを介して接地端子に貫通電流が流れず、貫通電
流による素子の破損がなくなり信頼性の高い半導体記憶
装置の出力回路が得られる。 。
第１図は、この発明の実施例である半導体記憶装置の出
力回路を示す図である。 第２図は、第１図の出力回路の動作を示す波形図である
。 第３図は、従来の半導体記憶装置の出力回路を示す図で
ある。 第４図は、第３図の出力回路の動作を示す波形図である
。 図において、１は増幅回路、２ｂ 、３ｂはＮＯＲ回路
、４．５は出力ＭＯＳトランジスタ、６は抵抗、７はコ
ンデンサ、８はインバータ回路、Ｎ１、Ｎ２はノード、
１０はパルスＲ主回路である。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 第１図 第２図 第３０ 第４図 ｔ、 ｔ、 ｔ２
力回路を示す図である。 第２図は、第１図の出力回路の動作を示す波形図である
。 第３図は、従来の半導体記憶装置の出力回路を示す図で
ある。 第４図は、第３図の出力回路の動作を示す波形図である
。 図において、１は増幅回路、２ｂ 、３ｂはＮＯＲ回路
、４．５は出力ＭＯＳトランジスタ、６は抵抗、７はコ
ンデンサ、８はインバータ回路、Ｎ１、Ｎ２はノード、
１０はパルスＲ主回路である。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 第１図 第２図 第３０ 第４図 ｔ、 ｔ、 ｔ２
Claims (1)
- 【特許請求の範囲】 複数のメモリセルを含む半導体記憶装置の、選択された
メモリセルから読出された情報信号を外部に出力するた
めの回路であつて、 前記メモリセルから読出された情報信号からこれに対応
した相補論理信号を出力する増幅回路と、その一方電極
が電源に接続される第１の出力トランジスタと、 その一方電極が前記第１の出力トランジスタの他方電極
に接続され、その他方電極が接地される第２の出力トラ
ンジスタと、 前記電源に接続され、該電源の投入時に所定パルス幅の
パルスを発生するパルス発生回路と、前記増幅回路の一
方出力と前記パルス発生回路出力とに応答して前記第１
の出力トランジスタの導通・非導通状態を制御する第１
の制御回路と、前記増幅回路の他方出力と前記パルス発
生回路出力とに応答して前記第２の出力トランジスタの
導通・非導通状態を制御する第２の制御回路とを備え、 前記パルスの発生期間中、前記第１および第２の出力ト
ランジスタを強制的に非導通状態に制御することを特徴
とする半導体記憶装置の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61156509A JPS6310393A (ja) | 1986-07-01 | 1986-07-01 | 半導体記憶装置の出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61156509A JPS6310393A (ja) | 1986-07-01 | 1986-07-01 | 半導体記憶装置の出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6310393A true JPS6310393A (ja) | 1988-01-16 |
Family
ID=15629321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61156509A Pending JPS6310393A (ja) | 1986-07-01 | 1986-07-01 | 半導体記憶装置の出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6310393A (ja) |
-
1986
- 1986-07-01 JP JP61156509A patent/JPS6310393A/ja active Pending
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