JPH0744181B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0744181B2 JPH0744181B2 JP61208218A JP20821886A JPH0744181B2 JP H0744181 B2 JPH0744181 B2 JP H0744181B2 JP 61208218 A JP61208218 A JP 61208218A JP 20821886 A JP20821886 A JP 20821886A JP H0744181 B2 JPH0744181 B2 JP H0744181B2
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置及びその製造方法に関し、特にポリ
サイド電極，ポリサイド配線層の形成技術に係り、更に
詳しくは半導体基板上に形成されたその端部で段差をも
つ第１の薄膜パターン上に、交差して形成されたポリサ
イド電極，ポリサイド配線層の構造及びその製造方法に
関する。
サイド電極，ポリサイド配線層の形成技術に係り、更に
詳しくは半導体基板上に形成されたその端部で段差をも
つ第１の薄膜パターン上に、交差して形成されたポリサ
イド電極，ポリサイド配線層の構造及びその製造方法に
関する。
集積回路装置の微細化，高性能化に伴い、多結晶シリコ
ンの安定性とシリサイドの低抵抗を同時に満足するこれ
らの２層構造の所謂、ポリサイド構造が昨今使われるよ
うになってきた。特に、MOS型集積回路のダイナミックR
AMの読み書き用ワード線の低抵抗化のために、ポリサイ
ド構造が用いられる。
ンの安定性とシリサイドの低抵抗を同時に満足するこれ
らの２層構造の所謂、ポリサイド構造が昨今使われるよ
うになってきた。特に、MOS型集積回路のダイナミックR
AMの読み書き用ワード線の低抵抗化のために、ポリサイ
ド構造が用いられる。
従来、この種のポリサイドゲート構造は、第２図に示す
ように、半導体基板１上の段差5,6をもち、DRAMの容量
部を形成する第１の導電層３及びそのまわりをおおう絶
縁層４形成後に、デート酸化膜７を介して、多結晶シリ
コン８を被着し、その後低抵抗化のためリンを導入し、
しかる後スパッタ法又はCVD法により、シリサイド層９
を被着していた。そして、光蝕刻の技術，ポリサイドの
リアクティブエッチング技術を使い所望のワード線のパ
ターンを得ていた。
ように、半導体基板１上の段差5,6をもち、DRAMの容量
部を形成する第１の導電層３及びそのまわりをおおう絶
縁層４形成後に、デート酸化膜７を介して、多結晶シリ
コン８を被着し、その後低抵抗化のためリンを導入し、
しかる後スパッタ法又はCVD法により、シリサイド層９
を被着していた。そして、光蝕刻の技術，ポリサイドの
リアクティブエッチング技術を使い所望のワード線のパ
ターンを得ていた。
上述した従来のポリサイド構造及びその形成方法は第１
の導伝層３の段差部5,6でシリサイド層の被着時のステ
ップカバレッジが一般的に30％〜60％程度なので、シリ
サイド層の膜厚が薄くやや高抵抗となっている。従って
ワード線の抵抗値としては本来のポリサイド構造の抵抗
と段差部での抵抗値の増加の和となっている。
の導伝層３の段差部5,6でシリサイド層の被着時のステ
ップカバレッジが一般的に30％〜60％程度なので、シリ
サイド層の膜厚が薄くやや高抵抗となっている。従って
ワード線の抵抗値としては本来のポリサイド構造の抵抗
と段差部での抵抗値の増加の和となっている。
DRAM微細化が進み、１本のワード線が乗り越える第１の
導伝層３段差部5,6の数が増えるに従い、ワード線抵抗
値増分に伴うワード線の信号の遅延時間は無視できなく
なる。
導伝層３段差部5,6の数が増えるに従い、ワード線抵抗
値増分に伴うワード線の信号の遅延時間は無視できなく
なる。
また、この段差部5,6に於けるシリサイド層のエレクト
ロンマイグレーション等信頼性上の問題も生じ重大な欠
点となっている。
ロンマイグレーション等信頼性上の問題も生じ重大な欠
点となっている。
本発明の目的は、半導体基板上に形成されたその端部で
段差をもつ第１の薄膜パターン上に交差して形成される
電極又は配線層の段差部での抵抗の増分がなく、信号伝
達のスピード化が達成できると共に、さらにエレクトロ
マイグレーションにも強くなり信頼性の向上された半導
体装置及びその製造方法を提供することにある。
段差をもつ第１の薄膜パターン上に交差して形成される
電極又は配線層の段差部での抵抗の増分がなく、信号伝
達のスピード化が達成できると共に、さらにエレクトロ
マイグレーションにも強くなり信頼性の向上された半導
体装置及びその製造方法を提供することにある。
本発明の特徴は、半導体基板上に形成されたその端部に
段差を有する薄膜パターンと、前記薄膜パターンと絶縁
層を介して交差して被着された多結晶シリコン層と、前
記薄膜パターンの端部近傍上に位置する前記多結晶シリ
コン層の段部表面に限定的に形成された絶縁膜と、前記
絶縁膜上にのみに形成された第１のシリサイド層と、前
記多結晶シリコン層の前記段部表面を除く他の表面に被
着し、かつ前記段部表面上において前記第１のシリサイ
ド層に被着して形成された第２のシリサイド層とを有す
る半導体装置にある。
段差を有する薄膜パターンと、前記薄膜パターンと絶縁
層を介して交差して被着された多結晶シリコン層と、前
記薄膜パターンの端部近傍上に位置する前記多結晶シリ
コン層の段部表面に限定的に形成された絶縁膜と、前記
絶縁膜上にのみに形成された第１のシリサイド層と、前
記多結晶シリコン層の前記段部表面を除く他の表面に被
着し、かつ前記段部表面上において前記第１のシリサイ
ド層に被着して形成された第２のシリサイド層とを有す
る半導体装置にある。
本発明の他の特徴は、半導体基板上に形成されたその端
部に段差を有する薄膜パターンと絶縁層を介して交差す
るポリサイド構造のパターンを形成する半導体装置の製
造方法において、前記端部に段差を有する薄膜パターン
および前記絶縁層を含む半導体基板上に多結晶シリコン
層を被着する工程と、前記多結晶シリコン層上に絶縁膜
を被着する工程と、前記絶縁膜上に第１のシリサイド層
を形成する工程と、前記第１のシリサイド層を異方性エ
ッチングし前記薄膜パターンの端部近傍上に限定的に前
記第１のシリサイド層を残す工程と、前記残された第１
のシリサイド層をマスクにして前記異方性エッチング工
程で露出した前記絶縁膜をエッチング除去する工程と、
前記絶縁膜のエッチング工程で露出した前記多結晶シリ
コン層および前記残された第１のシリサイド層に第２の
シリサイド層を被着する工程とを有する半導体装置の製
造方法にある。
部に段差を有する薄膜パターンと絶縁層を介して交差す
るポリサイド構造のパターンを形成する半導体装置の製
造方法において、前記端部に段差を有する薄膜パターン
および前記絶縁層を含む半導体基板上に多結晶シリコン
層を被着する工程と、前記多結晶シリコン層上に絶縁膜
を被着する工程と、前記絶縁膜上に第１のシリサイド層
を形成する工程と、前記第１のシリサイド層を異方性エ
ッチングし前記薄膜パターンの端部近傍上に限定的に前
記第１のシリサイド層を残す工程と、前記残された第１
のシリサイド層をマスクにして前記異方性エッチング工
程で露出した前記絶縁膜をエッチング除去する工程と、
前記絶縁膜のエッチング工程で露出した前記多結晶シリ
コン層および前記残された第１のシリサイド層に第２の
シリサイド層を被着する工程とを有する半導体装置の製
造方法にある。
次に、本発明の実施例について図面を参照して説明す
る。第１図（ａ）〜（ｃ）は本発明の一実施例を説明す
るために工程順に示した素子の縦断面図である。本実施
例はMOS型ダイナミックRAMに、本発明を適用した例であ
る。
る。第１図（ａ）〜（ｃ）は本発明の一実施例を説明す
るために工程順に示した素子の縦断面図である。本実施
例はMOS型ダイナミックRAMに、本発明を適用した例であ
る。
第１図（ａ）に示すように、容量部を形成する第１の導
電層３及びそのまわりをおおう絶縁層４を形成すること
により、第１の導電層３の端部5,6に段差部ができる。
電層３及びそのまわりをおおう絶縁層４を形成すること
により、第１の導電層３の端部5,6に段差部ができる。
その後、ゲート酸化膜７を介してポリサイド構造をもつ
ワード線を形成するため、多結晶シリコン層８を被着す
る。
ワード線を形成するため、多結晶シリコン層８を被着す
る。
次に、第１図（ｂ）に示すように、適当な層抵抗を得る
ため、リンを多結晶シリコン層に熱拡散した後、後工程
の第１のシリサイド層全面エッチングのストッパーとな
る薄い酸化膜10を熱酸化により形成後、第１のシリサイ
ド層11をスパッタ法で被着する。
ため、リンを多結晶シリコン層に熱拡散した後、後工程
の第１のシリサイド層全面エッチングのストッパーとな
る薄い酸化膜10を熱酸化により形成後、第１のシリサイ
ド層11をスパッタ法で被着する。
次に、第１図（ｃ）に示すように、異方向性リアクティ
ブエッチング技術を用い第１のシリサイド層11の全面エ
ッチングを行う。その結果、第１の導電層３の段差部5,
6の部分のみに第１のシリサイド層の残り12,13を得る。
その後、HF系の薬品処理により不要となったストッパー
用酸化膜10を除去した後、第２のシリサイド層14をスパ
ッタにより被着する。光蝕刻の技術，ポリサイド構造の
リアクティブイオンエッチング技術を用いれば、所望の
ポリサイド構造のワード線が得られる。
ブエッチング技術を用い第１のシリサイド層11の全面エ
ッチングを行う。その結果、第１の導電層３の段差部5,
6の部分のみに第１のシリサイド層の残り12,13を得る。
その後、HF系の薬品処理により不要となったストッパー
用酸化膜10を除去した後、第２のシリサイド層14をスパ
ッタにより被着する。光蝕刻の技術，ポリサイド構造の
リアクティブイオンエッチング技術を用いれば、所望の
ポリサイド構造のワード線が得られる。
本実施例に於いて、シリサイド層の材質としてはモリブ
デンシリサイド，タングステンシリサイド，チタンシリ
サイドタンタルシリサイド，プラチナシリサイド，コバ
ルトシリサイド，ニッケルシリサイド等及びそれらの組
み合わせでも良い。被着方法は、スパッタ法、また１部
の材料はCVD法を用いても良い。
デンシリサイド，タングステンシリサイド，チタンシリ
サイドタンタルシリサイド，プラチナシリサイド，コバ
ルトシリサイド，ニッケルシリサイド等及びそれらの組
み合わせでも良い。被着方法は、スパッタ法、また１部
の材料はCVD法を用いても良い。
また、本実施例では第１のシリサイド層11の全面エッチ
ングのストッパーとして熱酸化膜10を用いたがCVD酸化
膜や窒化膜の絶縁膜を用いてもよい。
ングのストッパーとして熱酸化膜10を用いたがCVD酸化
膜や窒化膜の絶縁膜を用いてもよい。
ところで、本実施例ではポリサイド構造はワード線すな
わちMOSFETのポリサイドゲート電極として用いられてい
るが、下地に段差のある構造の他の半導体装置のポリサ
イド配線層として用いても良いことはいうまでもない。
わちMOSFETのポリサイドゲート電極として用いられてい
るが、下地に段差のある構造の他の半導体装置のポリサ
イド配線層として用いても良いことはいうまでもない。
以上説明したように本発明は、第１のシリサイド層を段
差部にのみ残しさらに第２のシリサイド層を被着するこ
とにより、その段差部でシリサイド層の充分なステップ
カバレッジが得られる。従って、この発明をMOS型ダイ
ナミックメモリのワード線や下地に段差のある配線層等
に応用した場合、段差部での抵抗値の増分がなくなり、
信号伝達スピードの向上の効果がある。さらに、エレク
トロマイグレーションにも強くなり、信頼性向上の効果
がある。
差部にのみ残しさらに第２のシリサイド層を被着するこ
とにより、その段差部でシリサイド層の充分なステップ
カバレッジが得られる。従って、この発明をMOS型ダイ
ナミックメモリのワード線や下地に段差のある配線層等
に応用した場合、段差部での抵抗値の増分がなくなり、
信号伝達スピードの向上の効果がある。さらに、エレク
トロマイグレーションにも強くなり、信頼性向上の効果
がある。
第１図（ａ）〜（ｃ）は本発明の一実施例を説明するた
めに工程順に示した素子の縦断面図、第２図は従来の半
導体装置の要部の縦断面図である。 １……半導体基板、２……素子分離領域、３……第１の
導電層、４……絶縁層、5,6……第１の薄膜パターン端
部の段差部、７……ゲート絶縁膜、８……多結晶シリコ
ン層、９……シリサイド層、10……薄い酸化膜、11……
第１のシリサイド層、12,13……第１のシリサイド層の
残り、14……第２のシリサイド層。
めに工程順に示した素子の縦断面図、第２図は従来の半
導体装置の要部の縦断面図である。 １……半導体基板、２……素子分離領域、３……第１の
導電層、４……絶縁層、5,6……第１の薄膜パターン端
部の段差部、７……ゲート絶縁膜、８……多結晶シリコ
ン層、９……シリサイド層、10……薄い酸化膜、11……
第１のシリサイド層、12,13……第１のシリサイド層の
残り、14……第２のシリサイド層。
Claims (2)
- 【請求項１】半導体基板上に形成されたその端部に段差
を有する薄膜パターンと、前記薄膜パターンと絶縁層を
介して交差して被着された多結晶シリコン層と、前記薄
膜パターンの端部近傍上に位置する前記多結晶シリコン
層の段部表面に限定的に形成された絶縁膜と、前記絶縁
膜上にのみに形成された第１のシリサイド層と、前記多
結晶シリコン層の前記段部表面を除く他の表面に被着
し、かつ前記段部表面上において前記第１のシリサイド
層に被着して形成された第２のシリサイド層とを有する
ことを特徴とする半導体装置。 - 【請求項２】半導体基板上に形成されたその端部に段差
を有する薄膜パターンと絶縁層を介して交差するポリサ
イド構造のパターンを形成する半導体装置の製造方法に
おいて、前記端部に段差を有する薄膜パターンおよび前
記絶縁層を含む半導体基板上に多結晶シリコン層を被着
する工程と、前記多結晶シリコン層上に絶縁膜を被着す
る工程と、前記絶縁膜上に第１のシリサイド層を形成す
る工程と、前記第１のシリサイド層を異方性エッチング
し前記薄膜パターンの端部近傍上に限定的に前記第１の
シリサイド層を残す工程と、前記残された第１のシリサ
イド層をマスクにして前記異方性エッチング工程で露出
した前記絶縁膜をエッチング除去する工程と、前記絶縁
膜のエッチング工程で露出した前記多結晶シリコン層お
よび前記残された第１のシリサイド層に第２のシリサイ
ド層を被着する工程とを有することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61208218A JPH0744181B2 (ja) | 1986-09-03 | 1986-09-03 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61208218A JPH0744181B2 (ja) | 1986-09-03 | 1986-09-03 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6362355A JPS6362355A (ja) | 1988-03-18 |
| JPH0744181B2 true JPH0744181B2 (ja) | 1995-05-15 |
Family
ID=16552627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61208218A Expired - Lifetime JPH0744181B2 (ja) | 1986-09-03 | 1986-09-03 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744181B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6024050A (ja) * | 1983-07-19 | 1985-02-06 | Fujitsu Ltd | 薄膜素子の製造方法 |
-
1986
- 1986-09-03 JP JP61208218A patent/JPH0744181B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6362355A (ja) | 1988-03-18 |
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