JPH0744258B2 - Ｃｍｌ型ゲ−トアレ−ｌｓｉ - Google Patents
Ｃｍｌ型ゲ−トアレ−ｌｓｉInfo
- Publication number
- JPH0744258B2 JPH0744258B2 JP62194953A JP19495387A JPH0744258B2 JP H0744258 B2 JPH0744258 B2 JP H0744258B2 JP 62194953 A JP62194953 A JP 62194953A JP 19495387 A JP19495387 A JP 19495387A JP H0744258 B2 JPH0744258 B2 JP H0744258B2
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- JP
- Japan
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- terminals
- gate array
- type gate
- cml
- type
- Prior art date
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- Expired - Lifetime
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/998—Input and output buffer/driver structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W46/00—Marks applied to devices, e.g. for alignment or identification
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W46/00—Marks applied to devices, e.g. for alignment or identification
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- H10W46/403—Marks applied to devices, e.g. for alignment or identification for identification or tracking for non-wireless electrical read out
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W46/601—Marks applied to devices, e.g. for alignment or identification for use after dicing
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はCML型ゲートアレーLSI、特に複数の端子と入力
回路と出力回路とを有し、多品種を構成する大規模なCM
L型ゲートアレーLSIに関する。
回路と出力回路とを有し、多品種を構成する大規模なCM
L型ゲートアレーLSIに関する。
従来、この種のCML型ゲートアレーLSIは配線系のみの変
更により論理の異なる多数の品種を作ることができ、入
力回路および出力回路の配置と複数の端子との接続は作
成しようとするLSIの論理回路から決められるだけであ
る。従って、これらの品種が同様な論理を有する場合
は、それぞれの入力回路と出力回路との配置および端子
接続もほぼ同様なものとなる。
更により論理の異なる多数の品種を作ることができ、入
力回路および出力回路の配置と複数の端子との接続は作
成しようとするLSIの論理回路から決められるだけであ
る。従って、これらの品種が同様な論理を有する場合
は、それぞれの入力回路と出力回路との配置および端子
接続もほぼ同様なものとなる。
上述した従来のCML型ゲートアレーLSIは入力回路および
出力回路の配置、およびそれらの回路と複数の端子との
接続が論理回路によってのみ決まるため、１つのゲート
アレーにおいて多数の個別の品種を作った場合、全品種
で端子に関する規則性が全くなく、配線完了の製品は必
ず品種を明らかにして取扱わねばならないと云う問題点
を有している。
出力回路の配置、およびそれらの回路と複数の端子との
接続が論理回路によってのみ決まるため、１つのゲート
アレーにおいて多数の個別の品種を作った場合、全品種
で端子に関する規則性が全くなく、配線完了の製品は必
ず品種を明らかにして取扱わねばならないと云う問題点
を有している。
本発明の目的は、CML型ゲートアレーLSIの端子の中の少
なくとも特定の複数の端子に接続される入力回路と出力
回路との組合せを品種によって異なるものとすることに
よって、電気的に品種を特定することのできるCML型ゲ
ートアレーLSIを提供することにある。
なくとも特定の複数の端子に接続される入力回路と出力
回路との組合せを品種によって異なるものとすることに
よって、電気的に品種を特定することのできるCML型ゲ
ートアレーLSIを提供することにある。
本発明のCML型ゲートアレーLSIは複数の端子とその端子
に接続される複数の入力回路と出力回路とを有するゲー
トアレーLSIにおいて、前記各端子の中の特定の複数端
子にゲートアレーの品種に対応して予め設定された組合
せに従ってCML型の入力回路および出力回路を接続する
ことにより、ゲートアレーの品種を識別できるようにし
たことを特徴とする。
に接続される複数の入力回路と出力回路とを有するゲー
トアレーLSIにおいて、前記各端子の中の特定の複数端
子にゲートアレーの品種に対応して予め設定された組合
せに従ってCML型の入力回路および出力回路を接続する
ことにより、ゲートアレーの品種を識別できるようにし
たことを特徴とする。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例のレイアウト図で、（ａ）は
Ａ品種を示し、（ｂ）はＢ品種を示す。（ａ）および
（ｂ）は共に同一のCML型ゲートアレーを用いて配線系
の変更によりそれぞれ必要な論理を有していて、端子１
〜４が特定端子である場合を示している。（ａ）のＡ品
種は端子１と２とにそれぞれ出力回路を接続し、端子３
と４とにはそれぞれ入力回路を接続している。また
（ｂ）のＢ品種では端子１と３とにそれぞれ入力回路を
接続し、端子２と４とには出力回路が接続されている。
Ａ品種を示し、（ｂ）はＢ品種を示す。（ａ）および
（ｂ）は共に同一のCML型ゲートアレーを用いて配線系
の変更によりそれぞれ必要な論理を有していて、端子１
〜４が特定端子である場合を示している。（ａ）のＡ品
種は端子１と２とにそれぞれ出力回路を接続し、端子３
と４とにはそれぞれ入力回路を接続している。また
（ｂ）のＢ品種では端子１と３とにそれぞれ入力回路を
接続し、端子２と４とには出力回路が接続されている。
第１表は第１図に用いられるCML型ゲートアレーの特定
端子の入力と出力との組合せを示す表である。ここでＡ
品種の端子１〜４は第１図（ａ）で示した組合せを有
し、Ｂ品種の端子１〜４は第１図（ｂ）で示した組合せ
を有し、さらにその他の品種についても他のそれぞれ異
なった組合せを有している即ち、この端子１〜４の入力
と出力との組合せは各種によって全て異なっている。
端子の入力と出力との組合せを示す表である。ここでＡ
品種の端子１〜４は第１図（ａ）で示した組合せを有
し、Ｂ品種の端子１〜４は第１図（ｂ）で示した組合せ
を有し、さらにその他の品種についても他のそれぞれ異
なった組合せを有している即ち、この端子１〜４の入力
と出力との組合せは各種によって全て異なっている。
以上の実施例では４端子のみを特定端子としたが、更に
多数の端子を特定端子とすることにより、入力と出力と
の組合せのそれぞれと多数の品種とを対応させることが
できることは明らかである。
多数の端子を特定端子とすることにより、入力と出力と
の組合せのそれぞれと多数の品種とを対応させることが
できることは明らかである。
なお、こゝで第１図のCML型ゲートアレーの電気検査の
方法について述べる。
方法について述べる。
第２図（ａ）は第１図（ａ）および（ｂ）の出力回路の
詳細回路図、第２図（ｂ）は第１図（ａ）および（ｂ）
の入力回路の詳細回路図である。さて、端子１〜４のそ
れぞれに1mAの一定電流を流した場合、第２図（ａ）で
示す出力回路では出力抵抗50Ωと1mAの電流とによって5
0mVの電圧が端子に発生する。また第２図（ｂ）で示す
入力回路では入力トランジスタのベースを通してコレク
タ側に流れる電流によりVBC0.8Vの電圧が端子に発生
する。従ってある端子に1mAの一定電流を流しその端子
電圧を測定することにより、その端子が入力回路と出力
回路のどちらに接続されているかを知ることが出来る。
この測定を第１図（ａ）及び（ｂ）に示した端子１〜４
に実施し、その結果を第１表の組合せと照合することに
より多数の品種の中のどの品種であるかを識別出来る。
これにより、多数品種の電気検査を行なう場合、人手に
より個々にどの品種か意識して検査プログラムを選択し
なくとも、前記した測定をテスタで行なうことにより、
テスタ自身が自動的に品種を識別し、検査プログラムを
選択して検査を行なうことができる。
詳細回路図、第２図（ｂ）は第１図（ａ）および（ｂ）
の入力回路の詳細回路図である。さて、端子１〜４のそ
れぞれに1mAの一定電流を流した場合、第２図（ａ）で
示す出力回路では出力抵抗50Ωと1mAの電流とによって5
0mVの電圧が端子に発生する。また第２図（ｂ）で示す
入力回路では入力トランジスタのベースを通してコレク
タ側に流れる電流によりVBC0.8Vの電圧が端子に発生
する。従ってある端子に1mAの一定電流を流しその端子
電圧を測定することにより、その端子が入力回路と出力
回路のどちらに接続されているかを知ることが出来る。
この測定を第１図（ａ）及び（ｂ）に示した端子１〜４
に実施し、その結果を第１表の組合せと照合することに
より多数の品種の中のどの品種であるかを識別出来る。
これにより、多数品種の電気検査を行なう場合、人手に
より個々にどの品種か意識して検査プログラムを選択し
なくとも、前記した測定をテスタで行なうことにより、
テスタ自身が自動的に品種を識別し、検査プログラムを
選択して検査を行なうことができる。
以上説明したように本発明は、同一のCML型ゲートアレ
ーにより作られる多数の品種に対して、特定の複数の端
子について予め設定されたそれぞれ異なった組合せに従
ってCML型の入力回路および出力回路を接続することに
より、電気的に品種を識別することが出来ると云う効果
がある。
ーにより作られる多数の品種に対して、特定の複数の端
子について予め設定されたそれぞれ異なった組合せに従
ってCML型の入力回路および出力回路を接続することに
より、電気的に品種を識別することが出来ると云う効果
がある。
第１図（ａ）および（ｂ）はそれぞれ本発明の一実施例
のレイアウト図、第２図（ａ）は第１図の出力回路の回
路図、第２図（ｂ）は第１図の入力回路の回路図であ
る。
のレイアウト図、第２図（ａ）は第１図の出力回路の回
路図、第２図（ｂ）は第１図の入力回路の回路図であ
る。
Claims (1)
- 【請求項１】複数の端子とこれら端子に接続される複数
の入力回路および出力回路を有するゲートアレーLSIに
おいて、前記各端子の中の特定の複数端子にゲートアレ
ーの品種に対応して予め設定された組合せに従ってCML
型の入力回路および出力回路を接続することにより、ゲ
ートアレーの品種を識別できるようにしたことを特徴と
するCML型ゲートアレーLSI。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62194953A JPH0744258B2 (ja) | 1987-08-03 | 1987-08-03 | Ｃｍｌ型ゲ−トアレ−ｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62194953A JPH0744258B2 (ja) | 1987-08-03 | 1987-08-03 | Ｃｍｌ型ゲ−トアレ−ｌｓｉ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6437847A JPS6437847A (en) | 1989-02-08 |
| JPH0744258B2 true JPH0744258B2 (ja) | 1995-05-15 |
Family
ID=16333073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62194953A Expired - Lifetime JPH0744258B2 (ja) | 1987-08-03 | 1987-08-03 | Ｃｍｌ型ゲ−トアレ−ｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744258B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002050910A1 (en) * | 2000-12-01 | 2002-06-27 | Hitachi, Ltd | Semiconductor integrated circuit device identifying method, semiconductor integrated circuit device producing method, and semiconductor integrated circuit device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61274341A (ja) * | 1984-12-25 | 1986-12-04 | Nec Corp | 半導体論理装置 |
-
1987
- 1987-08-03 JP JP62194953A patent/JPH0744258B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 電子技術第２５巻第１３号、Ｐ．２９−３４ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6437847A (en) | 1989-02-08 |
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