JPH0744406B2 - 演算増幅回路 - Google Patents
演算増幅回路Info
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- JPH0744406B2 JPH0744406B2 JP2278187A JP27818790A JPH0744406B2 JP H0744406 B2 JPH0744406 B2 JP H0744406B2 JP 2278187 A JP2278187 A JP 2278187A JP 27818790 A JP27818790 A JP 27818790A JP H0744406 B2 JPH0744406 B2 JP H0744406B2
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- 238000010586 diagram Methods 0.000 description 5
- 230000003321 amplification Effects 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
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- Amplifiers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、集積回路に適した演算増幅回路に関する。
一般に、演算増幅回路は、種々提案されている。その中
で、第３図に示す回路は、フォールデッド・カスコード
演算増幅回路として知られている。
で、第３図に示す回路は、フォールデッド・カスコード
演算増幅回路として知られている。
第３図の回路は、トランジスタ107,108の差動対と、ト
ランジスタ107,108に接続されているトランジスタ106
と、トランジスタ109,110,115,116のカスコード段と、
トランジスタ111〜114のカレント・ミラー回路とで構成
される。また、電流源40とトランジスタ101〜105で、バ
イアス回路を構成している。
ランジスタ107,108に接続されているトランジスタ106
と、トランジスタ109,110,115,116のカスコード段と、
トランジスタ111〜114のカレント・ミラー回路とで構成
される。また、電流源40とトランジスタ101〜105で、バ
イアス回路を構成している。
この回路は、高周波における電源電圧除去比が良好で、
かつ、高い直流利得が得られることが知られている。
かつ、高い直流利得が得られることが知られている。
上述した従来のフォールデッド・カスコード演算増幅回
路は、内蔵するカレント・ミラー回路の入力インピーダ
ンスが大きく、このため、入力部に比較的大きな時定数
を持ち、入力電圧利得の周波数特性の広帯域化を難しく
している。さらに、時定数を小さくするために、バイア
ス電流を増やすと、消費電力の増加と共に、増幅利得が
下がるという欠点がある。
路は、内蔵するカレント・ミラー回路の入力インピーダ
ンスが大きく、このため、入力部に比較的大きな時定数
を持ち、入力電圧利得の周波数特性の広帯域化を難しく
している。さらに、時定数を小さくするために、バイア
ス電流を増やすと、消費電力の増加と共に、増幅利得が
下がるという欠点がある。
本発明の目的は、このような欠点を除き、高速動作と共
に、消費電力を少なくした演算増幅器を提供することに
ある。
に、消費電力を少なくした演算増幅器を提供することに
ある。
上記目的を達成するために、本発明は、正の電圧源を第
４トランジスタ（ｐチャネル）のソースに接続し、第４
トランジスタのゲートをバイアス電源に接続し、第４ト
ランジスタのドレインを第５トランジスタ（ｐチャネ
ル）及び第６トランジスタ（ｐチャネル）のソースに接
続し、第５トランジスタのゲートを第１の入力端子に接
続し、第６トランジスタのゲートを第２の入力端子に接
続したものから構成されている差動回路と、 正の電圧源を第８トランジスタ（ｐチャネル）のソース
に接続し、第８トランジスタのゲートをバイアス電源に
接続し、第８トランジスタのドレインを第９トランジス
タ（ｎチャネル）のゲート及び第７トランジスタ（ｎチ
ャネル）のドレインに接続し、第７トランジスタのソー
スを接地し、第９トランジスタのソースを第７トランジ
スタのゲート及び第10トランジスタ（ｎチャネル）のド
レインに接続し、第10トランジスタのゲートをバイアス
電源に接続し、第10トランジスタのソースを接地したも
のから構成されている第１のカスコード回路と、 正の電圧源を第14トランジスタ（ｐチャネル）のソース
に接続し、第14トランジスタのドレインを第18トランジ
スタ（ｐチャネル）のゲート及び第11トランジスタ（ｎ
チャネル）のドレインに接続し、第11トランジスタのゲ
ートをバイアス電源に接続し、第11トランジスタのソー
スを接地し、正の電圧源を第19トランジスタ（ｐチャネ
ル）のソースに接続し、第19トランジスタのゲートをバ
イアス電源に接続し、第19トランジスタのドレインを第
14トランジスタのゲート及び第18トランジスタのソース
に接続し、第18トランジスタのドレインを出力端子に接
続したものから構成されている第２のカスコード回路
と、 正の電圧源を第13トランジスタ（ｐチャネル）のソース
に接続し、第13トランジスタのゲートをバイアス電源に
接続し、第13トランジスタのドレインを第17トランジス
タ（ｎチャネル）のゲート及び第15トランジスタ（ｎチ
ャネル）のドレインに接続し、第15トランジスタのソー
スを接地し、第17トランジスタのドレインを出力端子に
接続し、第17トランジスタのソースを第15トランジスタ
のゲート及び第16トランジスタ（ｎチャネル）のドレイ
ンに接続し、第16トランジスタのソースを接地したもの
から構成されている第３のカスコード回路とからなり、 差動回路を構成する第５トランジスタのドレインを第９
トランジスタのソースに接続し、第６トランジスタのド
レインを第12トランジスタ（ｎチャネル）のドレインに
接続し、第12トランジスタのソースを接地し、第１のカ
スコード回路を構成する第９トランジスタのドレインを
第２のカスコード回路を構成する第19トランジスタのド
レインに接続し、第３のカスコード回路を構成する第16
トランジスタのゲートを第12トランジスタのゲートに接
続し、第12トランジスタのゲートとドレインを接続した
ものである。
４トランジスタ（ｐチャネル）のソースに接続し、第４
トランジスタのゲートをバイアス電源に接続し、第４ト
ランジスタのドレインを第５トランジスタ（ｐチャネ
ル）及び第６トランジスタ（ｐチャネル）のソースに接
続し、第５トランジスタのゲートを第１の入力端子に接
続し、第６トランジスタのゲートを第２の入力端子に接
続したものから構成されている差動回路と、 正の電圧源を第８トランジスタ（ｐチャネル）のソース
に接続し、第８トランジスタのゲートをバイアス電源に
接続し、第８トランジスタのドレインを第９トランジス
タ（ｎチャネル）のゲート及び第７トランジスタ（ｎチ
ャネル）のドレインに接続し、第７トランジスタのソー
スを接地し、第９トランジスタのソースを第７トランジ
スタのゲート及び第10トランジスタ（ｎチャネル）のド
レインに接続し、第10トランジスタのゲートをバイアス
電源に接続し、第10トランジスタのソースを接地したも
のから構成されている第１のカスコード回路と、 正の電圧源を第14トランジスタ（ｐチャネル）のソース
に接続し、第14トランジスタのドレインを第18トランジ
スタ（ｐチャネル）のゲート及び第11トランジスタ（ｎ
チャネル）のドレインに接続し、第11トランジスタのゲ
ートをバイアス電源に接続し、第11トランジスタのソー
スを接地し、正の電圧源を第19トランジスタ（ｐチャネ
ル）のソースに接続し、第19トランジスタのゲートをバ
イアス電源に接続し、第19トランジスタのドレインを第
14トランジスタのゲート及び第18トランジスタのソース
に接続し、第18トランジスタのドレインを出力端子に接
続したものから構成されている第２のカスコード回路
と、 正の電圧源を第13トランジスタ（ｐチャネル）のソース
に接続し、第13トランジスタのゲートをバイアス電源に
接続し、第13トランジスタのドレインを第17トランジス
タ（ｎチャネル）のゲート及び第15トランジスタ（ｎチ
ャネル）のドレインに接続し、第15トランジスタのソー
スを接地し、第17トランジスタのドレインを出力端子に
接続し、第17トランジスタのソースを第15トランジスタ
のゲート及び第16トランジスタ（ｎチャネル）のドレイ
ンに接続し、第16トランジスタのソースを接地したもの
から構成されている第３のカスコード回路とからなり、 差動回路を構成する第５トランジスタのドレインを第９
トランジスタのソースに接続し、第６トランジスタのド
レインを第12トランジスタ（ｎチャネル）のドレインに
接続し、第12トランジスタのソースを接地し、第１のカ
スコード回路を構成する第９トランジスタのドレインを
第２のカスコード回路を構成する第19トランジスタのド
レインに接続し、第３のカスコード回路を構成する第16
トランジスタのゲートを第12トランジスタのゲートに接
続し、第12トランジスタのゲートとドレインを接続した
ものである。
また、上記目的を達成するために、本発明は、正の電圧
源を第24トランジスタ（ｐチャネル）のソースに接続
し、第24トランジスタのゲートをバイアス電源に接続
し、第24トランジスタのドレインを第25トランジスタ
（ｐチャネル）及び第26トランジスタ（ｐチャネル）の
ソースに接続し、第25トランジスタのゲートを第１の入
力端子に接続し、第26トランジスタのゲートを第２の入
力端子に接続したものから構成されている差動回路と、 正の電圧源を第31トランジスタ（ｐチャネル）のソース
に接続し、第31トランジスタのドレインを第35トランジ
スタ（ｐチャネル）のゲート及び第29トランジスタ（ｎ
チャネル）のドレインに接続し、第29トランジスタのゲ
ートをバイアス電源に接続し、第29トランジスタのソー
スを接地し、正の電圧源を第36トランジスタ（ｐチャネ
ル）のソースに接続し、第36トランジスタのゲートをバ
イアス電源に接続し、第36トランジスタのドレインを第
31トランジスタのゲート及び第35トランジスタのソース
に接続し、第35トランジスタのドレインを出力端子に接
続したものから構成されている第１のカスコード回路
と、 正の電圧源を第30トランジスタ（ｐチャネル）のソース
に接続し、第30トランジスタのゲートをバイアス電源に
接続し、30トランジスタのドレインを第34トランジスタ
（ｎチャネル）のゲート及び第32トランジスタ（ｎチャ
ネル）のドレインに接続し、第32トランジスタのソース
を接地し、第34トランジスタのドレインを出力端子に接
続し、第34トランジスタのソースを第32トランジスタの
ゲート及び第33トランジスタ（ｎチャネル）のドレイン
に接続し、第33トランジスタのソースを接地したものか
ら構成されている第２のカスコード回路とからなり、 差動回路を構成する第25トランジスタのドレインを第27
トランジスタ（ｎチャネル）ドレインに接続し、第27ト
ランジスタのソースを接地し、第27トランジスタのゲー
トを第28トランジスタ（ｎチャネル）のゲートに接続
し、第27トランジスタのドレインを第27トランジスタの
ゲートに接続し、第28トランジスタのドレインを第１カ
スコード回路を構成する第36トランジスタのドレインに
接続し、第28トランジスタのソースを接地し、第26トラ
ンジスタのドレインを第２のカスコード回路を構成する
第34トランジスタのソースに接続したものである。
源を第24トランジスタ（ｐチャネル）のソースに接続
し、第24トランジスタのゲートをバイアス電源に接続
し、第24トランジスタのドレインを第25トランジスタ
（ｐチャネル）及び第26トランジスタ（ｐチャネル）の
ソースに接続し、第25トランジスタのゲートを第１の入
力端子に接続し、第26トランジスタのゲートを第２の入
力端子に接続したものから構成されている差動回路と、 正の電圧源を第31トランジスタ（ｐチャネル）のソース
に接続し、第31トランジスタのドレインを第35トランジ
スタ（ｐチャネル）のゲート及び第29トランジスタ（ｎ
チャネル）のドレインに接続し、第29トランジスタのゲ
ートをバイアス電源に接続し、第29トランジスタのソー
スを接地し、正の電圧源を第36トランジスタ（ｐチャネ
ル）のソースに接続し、第36トランジスタのゲートをバ
イアス電源に接続し、第36トランジスタのドレインを第
31トランジスタのゲート及び第35トランジスタのソース
に接続し、第35トランジスタのドレインを出力端子に接
続したものから構成されている第１のカスコード回路
と、 正の電圧源を第30トランジスタ（ｐチャネル）のソース
に接続し、第30トランジスタのゲートをバイアス電源に
接続し、30トランジスタのドレインを第34トランジスタ
（ｎチャネル）のゲート及び第32トランジスタ（ｎチャ
ネル）のドレインに接続し、第32トランジスタのソース
を接地し、第34トランジスタのドレインを出力端子に接
続し、第34トランジスタのソースを第32トランジスタの
ゲート及び第33トランジスタ（ｎチャネル）のドレイン
に接続し、第33トランジスタのソースを接地したものか
ら構成されている第２のカスコード回路とからなり、 差動回路を構成する第25トランジスタのドレインを第27
トランジスタ（ｎチャネル）ドレインに接続し、第27ト
ランジスタのソースを接地し、第27トランジスタのゲー
トを第28トランジスタ（ｎチャネル）のゲートに接続
し、第27トランジスタのドレインを第27トランジスタの
ゲートに接続し、第28トランジスタのドレインを第１カ
スコード回路を構成する第36トランジスタのドレインに
接続し、第28トランジスタのソースを接地し、第26トラ
ンジスタのドレインを第２のカスコード回路を構成する
第34トランジスタのソースに接続したものである。
本発明は、２つのトランジスタのそれぞれのゲートが第
１及び第２の入力端子にそれぞれ接続された差動対と、
差動対の第１のドレイン出力が入力に接続された入力か
らゲート電極への増幅手段を有する差動対と逆極性の第
１のカスコード回路と、第１のカスコード回路の出力が
入力に接続され入力からゲート電極への増幅手段を有す
る第１のカスコード回路と逆極性の第２のカスコード回
路と、差動対の第２のドレイン出力が入力に接続された
カレント・ミラー回路と、入力からゲート電極への増幅
手段を有する第１のカスコード回路と同極性の第３のカ
スコード回路とを有し、第２および第３のカスコード回
路のそれぞれの出力が出力端子に共通に接続されてい
る。
１及び第２の入力端子にそれぞれ接続された差動対と、
差動対の第１のドレイン出力が入力に接続された入力か
らゲート電極への増幅手段を有する差動対と逆極性の第
１のカスコード回路と、第１のカスコード回路の出力が
入力に接続され入力からゲート電極への増幅手段を有す
る第１のカスコード回路と逆極性の第２のカスコード回
路と、差動対の第２のドレイン出力が入力に接続された
カレント・ミラー回路と、入力からゲート電極への増幅
手段を有する第１のカスコード回路と同極性の第３のカ
スコード回路とを有し、第２および第３のカスコード回
路のそれぞれの出力が出力端子に共通に接続されてい
る。
また、本発明は、２つのトランジスタのそれぞれのゲー
トが第１および第２の入力端子にそれぞれ接続された差
動対と、差動対の第１のドレイン出力が入力に接続され
た差動対と逆極性のカレント・ミラー回路と、カレント
・ミラー回路の出力が入力に接続され入力からゲート電
極への増幅手段を有する差動対と同極性の第１のカスコ
ード回路と、差動対の第２のドレイン出力が入力に接続
され入力からゲート電極への増幅手段を有する差動対と
逆極性の第２のカスコード回路とを有し、第１および第
２のカスコード回路のそれぞれの出力が出力端子に共通
に接続されている。
トが第１および第２の入力端子にそれぞれ接続された差
動対と、差動対の第１のドレイン出力が入力に接続され
た差動対と逆極性のカレント・ミラー回路と、カレント
・ミラー回路の出力が入力に接続され入力からゲート電
極への増幅手段を有する差動対と同極性の第１のカスコ
ード回路と、差動対の第２のドレイン出力が入力に接続
され入力からゲート電極への増幅手段を有する差動対と
逆極性の第２のカスコード回路とを有し、第１および第
２のカスコード回路のそれぞれの出力が出力端子に共通
に接続されている。
これにより、本発明は、内蔵するカレント・ミラー回路
の入力インピーダンスを下げることができる。また増幅
手段を有するカスコード回路を用いることにより、高速
動作でかつ高い増幅利得が得られる。
の入力インピーダンスを下げることができる。また増幅
手段を有するカスコード回路を用いることにより、高速
動作でかつ高い増幅利得が得られる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は、本発明に係る演算増幅回路の一例を示す回路
図である。第１図に示される演算増幅回路は、電源端子
44に接続された電流源40とトランジスタ１〜3,10,19で
バイアス回路を構成している。
図である。第１図に示される演算増幅回路は、電源端子
44に接続された電流源40とトランジスタ１〜3,10,19で
バイアス回路を構成している。
トランジスタ４〜６で差動回路を構成している。
入力端子41にゲートを接続されたトランジスタ５のドレ
インは、トランジスタ９とバイアス回路およびトランジ
スタ７と８とで構成される増幅回路を有する第１のカス
コード回路の入力に接続されている。
インは、トランジスタ９とバイアス回路およびトランジ
スタ７と８とで構成される増幅回路を有する第１のカス
コード回路の入力に接続されている。
トランジスタ９のドレインは、トランジスタ18とバイア
ス回路およびトランジスタ11と14とで構成される増幅回
路を有する第２のカスコード回路の入力に接続されてい
る。
ス回路およびトランジスタ11と14とで構成される増幅回
路を有する第２のカスコード回路の入力に接続されてい
る。
差動回路の入力端子22にゲートを接続されたトランジス
タ６のドレインは、トランジスタ12,16で構成されるカ
レント・ミラー回路の入力に接続されている。
タ６のドレインは、トランジスタ12,16で構成されるカ
レント・ミラー回路の入力に接続されている。
トランジスタ16のドレインは、トランジスタ17とトラン
ジスタ13と15とで構成される増幅回路を有する第３のカ
スコード回路の入力に接続されている。
ジスタ13と15とで構成される増幅回路を有する第３のカ
スコード回路の入力に接続されている。
第2,第３のカスコード回路の出力が、出力端子23に導出
されている。
されている。
このような演算増幅回路では、トランジスタ６→トラン
ジスタ12→トランジスタ16→トランジスタ17の信号経路
に含まれるカレント・ミラー回路の入力部に生じる時定
数は、トランジスタが１個のため小さい。また、トラン
ジスタ13と15で反転増幅回路を構成し、これをカスコー
ド回路を構成しているトランジスタ17を帰還系に含むよ
うに用いることにより、等価的にカスコード回路の入力
インピーダンスを下げ、出力インピーダンスを上げる。
このため、カスコード回路は著しく広帯域となり、か
つ、高利得となる。
ジスタ12→トランジスタ16→トランジスタ17の信号経路
に含まれるカレント・ミラー回路の入力部に生じる時定
数は、トランジスタが１個のため小さい。また、トラン
ジスタ13と15で反転増幅回路を構成し、これをカスコー
ド回路を構成しているトランジスタ17を帰還系に含むよ
うに用いることにより、等価的にカスコード回路の入力
インピーダンスを下げ、出力インピーダンスを上げる。
このため、カスコード回路は著しく広帯域となり、か
つ、高利得となる。
したがって、この信号経路の信号遅延は十分に小さく、
かつ、利得は大きい。
かつ、利得は大きい。
一方、トランジスタ５→トランジスタ９→トランジスタ
18の信号経路は、前述した増幅回路を有するカスコード
回路２段で構成されるため、やはり、信号遅延は十分小
さく、かつ、利得は大きい。このため、演算増幅器全体
の入出力電圧利得の周波数特性を広帯域化でき、かつ、
直流利得を非常に大きくすることが可能である。
18の信号経路は、前述した増幅回路を有するカスコード
回路２段で構成されるため、やはり、信号遅延は十分小
さく、かつ、利得は大きい。このため、演算増幅器全体
の入出力電圧利得の周波数特性を広帯域化でき、かつ、
直流利得を非常に大きくすることが可能である。
第２図は、本発明に係る演算増幅回路の他の例を示す回
路図である。第２図に示される演算増幅回路は、電源端
子44に接続された電流源40とトランジスタ21〜23,33,36
でバイアス回路を構成している。
路図である。第２図に示される演算増幅回路は、電源端
子44に接続された電流源40とトランジスタ21〜23,33,36
でバイアス回路を構成している。
トランジスタ24〜26で差動回路を構成している。
入力端子41にゲートを接続されたトランジスタ25のドレ
インは、トランジスタ27と28とで構成されるカレント・
ミラー回路の入力に接続されている。トランジスタ28の
ドレインは、トランジスタ35とトランジスタ29と31とで
構成される増幅回路を有する第１のカスコード回路の入
力に接続されている。
インは、トランジスタ27と28とで構成されるカレント・
ミラー回路の入力に接続されている。トランジスタ28の
ドレインは、トランジスタ35とトランジスタ29と31とで
構成される増幅回路を有する第１のカスコード回路の入
力に接続されている。
差動回路の入力端子42にゲートを接続されたトランジス
タ26のドレインは、トランジスタ34とトランジスタ30と
32とで構成される増幅回路を有する第２のカスコード回
路の入力に接続されている。第1,第２のカスコード回路
の出力が、出力端子43に導出されている。
タ26のドレインは、トランジスタ34とトランジスタ30と
32とで構成される増幅回路を有する第２のカスコード回
路の入力に接続されている。第1,第２のカスコード回路
の出力が、出力端子43に導出されている。
このような演算増幅回路では、トランジスタ25→トラン
ジスタ27→トランジスタ28→トランジスタ35の信号経路
に含まれるカレント・ミラー回路の入力部に生じる時定
数は、トランジスタが１個のため小さい。また、トラン
ジスタ29と31で反転増幅回路を構成し、これをカスコー
ド回路を構成しているトランジスタ35を帰還系に含むよ
うに用いることにより、等価的にカスコード回路の入力
インピーダンスを下げ、出力インピーダンスを上げる。
このため、カスコード回路は著しく広帯域となり、か
つ、高利得となる。したがって、この信号経路の信号遅
延は十分小さく、かつ、利得は大きい。
ジスタ27→トランジスタ28→トランジスタ35の信号経路
に含まれるカレント・ミラー回路の入力部に生じる時定
数は、トランジスタが１個のため小さい。また、トラン
ジスタ29と31で反転増幅回路を構成し、これをカスコー
ド回路を構成しているトランジスタ35を帰還系に含むよ
うに用いることにより、等価的にカスコード回路の入力
インピーダンスを下げ、出力インピーダンスを上げる。
このため、カスコード回路は著しく広帯域となり、か
つ、高利得となる。したがって、この信号経路の信号遅
延は十分小さく、かつ、利得は大きい。
一方、トランジスタ26→トランジスタ34の信号経路は、
前述した増幅回路を有するカスコード回路１段で構成さ
れているため、やはり、信号遅延は十分小さく、かつ、
利得は大きい。このため、演算増幅器全体の入出力電圧
利得の周波数特性を広帯域化でき、かつ、直流利得を非
常に大きくすることが可能である。
前述した増幅回路を有するカスコード回路１段で構成さ
れているため、やはり、信号遅延は十分小さく、かつ、
利得は大きい。このため、演算増幅器全体の入出力電圧
利得の周波数特性を広帯域化でき、かつ、直流利得を非
常に大きくすることが可能である。
以上説明したように本発明は、内蔵するカレント・ミラ
ー回路の入力インピーダンスを下げることができ、ま
た、増幅手段を有するカスコード回路を用いることによ
り、高速動作でかつ高い増幅利得が得られるという効果
を有する。
ー回路の入力インピーダンスを下げることができ、ま
た、増幅手段を有するカスコード回路を用いることによ
り、高速動作でかつ高い増幅利得が得られるという効果
を有する。
第１図は、本発明に係る演算増幅回路の一例を示す回路
図、 第２図は、本発明に係る演算増幅回路の他の例を示す回
路図、 第３図は、従来の演算増幅回路の一例を示す回路図であ
る。 １〜16,21〜36,101〜116……トランジスタ 40……定電流源 41,42……入力端子 43……出力端子 44……電源端子
図、 第２図は、本発明に係る演算増幅回路の他の例を示す回
路図、 第３図は、従来の演算増幅回路の一例を示す回路図であ
る。 １〜16,21〜36,101〜116……トランジスタ 40……定電流源 41,42……入力端子 43……出力端子 44……電源端子
Claims (2)
- 【請求項１】正の電圧源を第４トランジスタ（ｐチャネ
ル）のソースに接続し、第４トランジスタのゲートをバ
イアス電源に接続し、第４トランジスタのドレインを第
５トランジスタ（ｐチャネル）及び第６トランジスタ
（ｐチャネル）のソースに接続し、第５トランジスタの
ゲートを第１の入力端子に接続し、第６トランジスタの
ゲートを第２の入力端子に接続したものから構成されて
いる差動回路と、 正の電圧源を第８トランジスタ（ｐチャネル）のソース
に接続し、第８トランジスタのゲートをバイアス電源に
接続し、第８トランジスタのドレインを第９トランジス
タ（ｎチャネル）のゲート及び第７トランジスタ（ｎチ
ャネル）のドレインに接続し、第７トランジスタのソー
スを接地し、第９トランジスタのソースを第７トランジ
スタのゲート及び第10トランジスタ（ｎチャネル）のド
レインに接続し、第10トランジスタのゲートをバイアス
電源に接続し、第10トランジスタのソースを接地したも
のから構成されている第１のカスコード回路と、 正の電圧源を第14トランジスタ（ｐチャネル）のソース
に接続し、第14トランジスタのドレインを第18トランジ
スタ（ｐチャネル）のゲート及び第11トランジスタ（ｎ
チャネル）のドレインに接続し、第11トランジスタのゲ
ートをバイアス電源に接続し、第11トランジスタのソー
スを接地し、正の電圧源を第19トランジスタ（ｐチャネ
ル）のソースに接続し、第19トランジスタのゲートをバ
イアス電源に接続し、第19トランジスタのドレインを第
14トランジスタのゲート及び第18トランジスタのソース
に接続し、第18トランジスタのドレインを出力端子に接
続したものから構成されている第２のカスコード回路
と、 正の電圧源を第13トランジスタ（ｐチャネル）のソース
に接続し、第13トランジスタのゲートをバイアス電源に
接続し、第13トランジスタのドレインを第17トランジス
タ（ｎチャネル）のゲート及び第15トランジスタ（ｎチ
ャネル）のドレインに接続し、第15トランジスタのソー
スを接地し、第17トランジスタのドレインを出力端子に
接続し、第17トランジスタのソースを第15トランジスタ
のゲート及び第16トランジスタ（ｎチャネル）のドレイ
ンに接続し、第16トランジスタのソースを接地したもの
から構成されている第３のカスコード回路とからなり、 差動回路を構成する第５トランジスタのドレインを第９
トランジスタのソースに接続し、第６トランジスタのド
レインを第12トランジスタ（ｎチャネル）のドレインに
接続し、第12トランジスタのソースを接地し、第１のカ
スコード回路を構成する第９トランジスタのドレインを
第２のカスコード回路を構成する第19トランジスタのド
レインに接続し、第３のカスコード回路を構成する第16
トランジスタのゲートを第12トランジスタのゲートに接
続し、第12トランジスタのゲートとドレインを接続した
ことを特徴とする演算増幅回路。 - 【請求項２】正の電圧源を第24トランジスタ（ｐチャネ
ル）のソースに接続し、第24トランジスタのゲートをバ
イアス電源に接続し、第24トランジスタのドレインを第
25トランジスタ（ｐチャネル）及び第26トランジスタ
（ｐチャネル）のソースに接続し、第25トランジスタの
ゲートを第１の入力端子に接続し、第26トランジスタの
ゲートを第２の入力端子に接続したものから構成されて
いる差動回路と、 正の電圧源を第31トランジスタ（ｐチャネル）のソース
に接続し、第31トランジスタのドレインを第35トランジ
スタ（ｐチャネル）のゲート及び第29トランジスタ（ｎ
チャネル）のドレインに接続し、第29トランジスタのゲ
ートをバイアス電源に接続し、第29トランジスタのソー
スを接地し、正の電圧源を第36トランジスタ（ｐチャネ
ル）のソースに接続し、第36トランジスタのゲートをバ
イアス電源に接続し、第36トランジスタのドレインを第
31トランジスタのゲート及び第35トランジスタのソース
に接続し、第35トランジスタのドレインを出力端子に接
続したものから構成されている第１のカスコード回路
と、 正の電圧源を第30トランジスタ（ｐチャネル）のソース
に接続し、第30トランジスタのゲートをバイアス電源に
接続し、30トランジスタのドレインを第34トランジスタ
（ｎチャネル）のゲート及び第32トランジスタ（ｎチャ
ネル）のドレインに接続し、第32トランジスタのソース
を接地し、第34トランジスタのドレインを出力端子に接
続し、第34トランジスタのソースを第32トランジスタの
ゲート及び第33トランジスタ（ｎチャネル）のドレイン
に接続し、第33トランジスタのソースを接地したものか
ら構成されている第２のカスコード回路とからなり、 差動回路を構成する第25トランジスタのドレインを第27
トランジスタ（ｎチャネル）のドレインに接続し、第27
トランジスタのソースを接地し、第27トランジスタのゲ
ートを第28トランジスタ（ｎチャネル）のゲートに接続
し、第27トランジスタのドレインを第27トランジスタの
ゲートに接続し、第28トランジスタのドレインを第１の
カスコード回路を構成する第36トランジスタのドレイン
に接続し、第28トランジスタのソースを接地し、第26ト
ランジスタのドレインを第２のカスコード回路を構成す
る第34トランジスタのソースに接続したことを特徴とす
る演算増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2278187A JPH0744406B2 (ja) | 1990-10-17 | 1990-10-17 | 演算増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2278187A JPH0744406B2 (ja) | 1990-10-17 | 1990-10-17 | 演算増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04154202A JPH04154202A (ja) | 1992-05-27 |
| JPH0744406B2 true JPH0744406B2 (ja) | 1995-05-15 |
Family
ID=17593805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2278187A Expired - Lifetime JPH0744406B2 (ja) | 1990-10-17 | 1990-10-17 | 演算増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744406B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN119148803B (zh) * | 2024-09-30 | 2025-08-22 | 南京汇君半导体科技有限公司 | 一种三反馈环路快速响应低压差线性稳压器 |
-
1990
- 1990-10-17 JP JP2278187A patent/JPH0744406B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04154202A (ja) | 1992-05-27 |
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