JPH0744463A - Ｅｅｐｒｏｍ内蔵１チップマイクロコンピュータ - Google Patents
Ｅｅｐｒｏｍ内蔵１チップマイクロコンピュータInfo
- Publication number
- JPH0744463A JPH0744463A JP18594593A JP18594593A JPH0744463A JP H0744463 A JPH0744463 A JP H0744463A JP 18594593 A JP18594593 A JP 18594593A JP 18594593 A JP18594593 A JP 18594593A JP H0744463 A JPH0744463 A JP H0744463A
- Authority
- JP
- Japan
- Prior art keywords
- eeprom
- write
- writing
- data
- built
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- Pending
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- Read Only Memory (AREA)
- Storage Device Security (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【構成】 通常動作時は、定期的にカウンタ９がリセッ
トされ、その内容が第２コンペア回路８に設定されてい
る値までカウントアップすることはない。ＣＰＵが暴走
し、定期的リセットが行われなくなると、カウンタ９の
内容が上記設定値になった時点で一致信号が出力され、
書き込み制御Ｆ／Ｆ１０がリセットされ、書き込み許可
Ｊが非アクティブとなって、ＥＥＰＲＯＭへの書き込み
が禁止される。 【効果】 通常動作時は制約を受けること無しにＥＥＰ
ＲＯＭ書き込みが行え、且つＣＰＵ暴走時には誤ったデ
ータが内蔵ＥＥＰＲＯＭに書かれることを禁止でき、Ｅ
ＥＰＲＯＭ内のデータを保護することができる。
トされ、その内容が第２コンペア回路８に設定されてい
る値までカウントアップすることはない。ＣＰＵが暴走
し、定期的リセットが行われなくなると、カウンタ９の
内容が上記設定値になった時点で一致信号が出力され、
書き込み制御Ｆ／Ｆ１０がリセットされ、書き込み許可
Ｊが非アクティブとなって、ＥＥＰＲＯＭへの書き込み
が禁止される。 【効果】 通常動作時は制約を受けること無しにＥＥＰ
ＲＯＭ書き込みが行え、且つＣＰＵ暴走時には誤ったデ
ータが内蔵ＥＥＰＲＯＭに書かれることを禁止でき、Ｅ
ＥＰＲＯＭ内のデータを保護することができる。
Description
【０００１】
【産業上の利用分野】本発明は、ＥＥＰＲＯＭを内蔵し
た１チップマイクロコンピュータにおいて、マイクロコ
ンピュータからＥＥＰＲＯＭへの書き込みを制限する機
能を有するものに関する。
た１チップマイクロコンピュータにおいて、マイクロコ
ンピュータからＥＥＰＲＯＭへの書き込みを制限する機
能を有するものに関する。
【０００２】
【従来の技術】従来ＥＥＰＲＯＭを内蔵したマイクロコ
ンピュータにおいては、ＣＰＵ暴走時のＥＥＰＲＯＭの
データ保護の為の書き込み禁止について提案がなされて
いたが、使用上制約を受けることがあった。例えば、特
開平３ー１２９４４６では、内蔵レジスタに書き込み禁
止領域を設定することによりＥＥＰＲＯＭのデータ保護
を行っているが、何等かの異常によりＣＰＵが暴走し本
来書き込み可能な領域まで書き込み禁止に設定してしま
うと、ＣＰＵの暴走を検出してもハードウェア的リセッ
ト以外に書き込み可能領域を再設定できないため自由に
書き込みが行えると言うＥＥＰＲＯＭの特長を活用でき
なくなりＥＥＰＲＯＭ内蔵の効果が薄れてしまってい
た。
ンピュータにおいては、ＣＰＵ暴走時のＥＥＰＲＯＭの
データ保護の為の書き込み禁止について提案がなされて
いたが、使用上制約を受けることがあった。例えば、特
開平３ー１２９４４６では、内蔵レジスタに書き込み禁
止領域を設定することによりＥＥＰＲＯＭのデータ保護
を行っているが、何等かの異常によりＣＰＵが暴走し本
来書き込み可能な領域まで書き込み禁止に設定してしま
うと、ＣＰＵの暴走を検出してもハードウェア的リセッ
ト以外に書き込み可能領域を再設定できないため自由に
書き込みが行えると言うＥＥＰＲＯＭの特長を活用でき
なくなりＥＥＰＲＯＭ内蔵の効果が薄れてしまってい
た。
【０００３】
【発明が解決しようとする課題】従来のＥＥＰＲＯＭ内
蔵のマイクロコンピュータは、プログラムにて自由にＥ
ＥＰＲＯＭに書き込みを行うことが可能であった。従来
技術の項で明らかにしたように、何らかの要因でマイク
ロコンピュータが暴走した場合に備えて、内蔵データを
保護するために書き込み禁止状態にし再書き込みができ
ると言うＥＥＰＲＯＭの特長をなくしてしまうことが現
状の対応方法であった。本発明は、自由に再書き込みが
行えると言うＥＥＰＲＯＭの特長を活かしつつ、暴走時
の書き込みを禁止できることを可能にすることにある。
蔵のマイクロコンピュータは、プログラムにて自由にＥ
ＥＰＲＯＭに書き込みを行うことが可能であった。従来
技術の項で明らかにしたように、何らかの要因でマイク
ロコンピュータが暴走した場合に備えて、内蔵データを
保護するために書き込み禁止状態にし再書き込みができ
ると言うＥＥＰＲＯＭの特長をなくしてしまうことが現
状の対応方法であった。本発明は、自由に再書き込みが
行えると言うＥＥＰＲＯＭの特長を活かしつつ、暴走時
の書き込みを禁止できることを可能にすることにある。
【０００４】
【課題を解決するための手段】本発明は、上記のような
課題に鑑みてなされたものであり、ＣＰＵが定期的に本
発明に係る制御回路にアクセスしている期間のみＥＥＰ
ＲＯＭへの書き込みを許可する機能を有することによ
り、異常動作時にはＥＥＰＲＯＭが誤書き込みから保護
される。また、本発明によれば、通常動作時の内蔵ＥＥ
ＰＲＯＭの全領域への書き込みにおいて何等制約を受け
ることはない。更に、ＣＰＵからＥＥＰＲＯＭへの書き
込みを一定期間のみ許可する手段と、許可期間以外の書
き込みに対しても書き込みアドレス・データを記憶する
手段を持つことにより、ＣＰＵの待ち時間無しにＣＰＵ
が他の処理を行うことが可能となる。
課題に鑑みてなされたものであり、ＣＰＵが定期的に本
発明に係る制御回路にアクセスしている期間のみＥＥＰ
ＲＯＭへの書き込みを許可する機能を有することによ
り、異常動作時にはＥＥＰＲＯＭが誤書き込みから保護
される。また、本発明によれば、通常動作時の内蔵ＥＥ
ＰＲＯＭの全領域への書き込みにおいて何等制約を受け
ることはない。更に、ＣＰＵからＥＥＰＲＯＭへの書き
込みを一定期間のみ許可する手段と、許可期間以外の書
き込みに対しても書き込みアドレス・データを記憶する
手段を持つことにより、ＣＰＵの待ち時間無しにＣＰＵ
が他の処理を行うことが可能となる。
【０００５】
【作用】本発明によれば、上記の手段によりＣＰＵ暴走
時の内蔵ＥＥＰＲＯＭへの誤書き込みを禁止でき、それ
以外は自由にＥＥＰＲＯＭ書き換えが行える為、ＥＥＰ
ＲＯＭの特長をなくすことなくデータを保護できる。
時の内蔵ＥＥＰＲＯＭへの誤書き込みを禁止でき、それ
以外は自由にＥＥＰＲＯＭ書き換えが行える為、ＥＥＰ
ＲＯＭの特長をなくすことなくデータを保護できる。
【０００６】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【０００７】図１は本発明の概略ブロック図である。１
は内蔵ＣＰＵ、２は内蔵の機能ブロック（ＲＯＭ，ＲＡ
Ｍ，Ｉ／Ｏ等）、３は本発明に係る書き込み禁止及び読
み出し制御回路、４は内蔵ＥＥＰＲＯＭである。１，
２，３は、リード信号Ａ、ライト信号Ｂ、データバスＤ
Ｂ、アドレスバスＡＢにより接続されており、１ー２及
び１ー３間のデータの転送が可能である。内蔵ＥＥＰＲ
ＯＭ４への読み出し／書き込みは、Ａ，Ｂ，ＤＢ，ＡＢ
の各信号により、書き込み禁止制御及び読み出し制御回
路３を経由しリードＡ′、ライトＢ′、データＤＢ′、
アドレスＡＢ′を通して内蔵ＥＥＰＲＯＭ４がアクセス
される。また、暴走検出時にはＣＰＵ１に対して割り込
み要求Ｄを発生する。割り込みが受け付けられると割り
込み応答Ｅが返され、制御回路３は初期化される。
は内蔵ＣＰＵ、２は内蔵の機能ブロック（ＲＯＭ，ＲＡ
Ｍ，Ｉ／Ｏ等）、３は本発明に係る書き込み禁止及び読
み出し制御回路、４は内蔵ＥＥＰＲＯＭである。１，
２，３は、リード信号Ａ、ライト信号Ｂ、データバスＤ
Ｂ、アドレスバスＡＢにより接続されており、１ー２及
び１ー３間のデータの転送が可能である。内蔵ＥＥＰＲ
ＯＭ４への読み出し／書き込みは、Ａ，Ｂ，ＤＢ，ＡＢ
の各信号により、書き込み禁止制御及び読み出し制御回
路３を経由しリードＡ′、ライトＢ′、データＤＢ′、
アドレスＡＢ′を通して内蔵ＥＥＰＲＯＭ４がアクセス
される。また、暴走検出時にはＣＰＵ１に対して割り込
み要求Ｄを発生する。割り込みが受け付けられると割り
込み応答Ｅが返され、制御回路３は初期化される。
【０００８】図２，３，４，５では、本発明の詳細な実
施例である。
施例である。
【０００９】図２は、暴走検出及びＥＥＰＲＯＭ書き込
み許可信号作成部であり、タイマ用リード／ライト制御
部５、タイマ制御レジスタ６、第１，第２コンペア回路
７，８、カウンタ９、書き込み制御Ｆ／Ｆ１０、停止制
御Ｆ／Ｆ１１及びゲート類から構成されている。
み許可信号作成部であり、タイマ用リード／ライト制御
部５、タイマ制御レジスタ６、第１，第２コンペア回路
７，８、カウンタ９、書き込み制御Ｆ／Ｆ１０、停止制
御Ｆ／Ｆ１１及びゲート類から構成されている。
【００１０】初期状態において、ＲＥＳＥＴ信号Ｆによ
り書き込み制御Ｆ／Ｆ１０はクリアされ、書き込み許可
信号Ｊは非アクティブ状態となり、ＥＥＰＲＯＭへの書
き込みが禁止されている。また、タイマ制御レジスタ６
が初期化されることにより、カウンタ９もリセット状態
となって、カウント動作は停止している。タイマＲ／Ｗ
制御部５は、ＣＰＵより出力されるＡＢ、Ａ及びＢをデ
コードし、７、８、９のリード／ライト信号を作成す
る。
り書き込み制御Ｆ／Ｆ１０はクリアされ、書き込み許可
信号Ｊは非アクティブ状態となり、ＥＥＰＲＯＭへの書
き込みが禁止されている。また、タイマ制御レジスタ６
が初期化されることにより、カウンタ９もリセット状態
となって、カウント動作は停止している。タイマＲ／Ｗ
制御部５は、ＣＰＵより出力されるＡＢ、Ａ及びＢをデ
コードし、７、８、９のリード／ライト信号を作成す
る。
【００１１】図３にタイマＲ／Ｗ制御部５、タイマ制御
レジスタ６の構成を示す。リセット信号Ｆがアクティブ
となることで、図２に示した禁止解除Ｒもアクティブと
なり、タイマ制御レジスタ６及びコンペアレジスタ制御
Ｆ／Ｆ６１はクリアされ、コンペア回路７、８への書き
込みは許可状態となる。７、８に設定を行った後にタイ
マ制御レジスタ６に“１”を書き込むことにより、コン
ペアレジスタ制御Ｆ／Ｆ６１がセットされ、Ｈが非アク
ティブとなる。これにより、７、８への書き込みは禁止
され、割り込み応答Ｅかリセット信号Ｆがアクティブと
なるまでは、７、８への書き込みは行えなくなる。図３
では、７、８用のライト信号のみ示してあるが、リード
信号もアドレスデコーダ５１出力とリード信号Ａとの論
理積により作成できる。ＣＰＵからタイマ制御レジスタ
６に“１”を書き込み、カウンタ９が動作状態になって
いる場合に再び“１”を書き込むことにより、クリアＨ
及びセットＨ′がアクティブとなり、カウンタ９は初期
化されるとともに、書き込み制御Ｆ／Ｆ１０も許可状態
となる。
レジスタ６の構成を示す。リセット信号Ｆがアクティブ
となることで、図２に示した禁止解除Ｒもアクティブと
なり、タイマ制御レジスタ６及びコンペアレジスタ制御
Ｆ／Ｆ６１はクリアされ、コンペア回路７、８への書き
込みは許可状態となる。７、８に設定を行った後にタイ
マ制御レジスタ６に“１”を書き込むことにより、コン
ペアレジスタ制御Ｆ／Ｆ６１がセットされ、Ｈが非アク
ティブとなる。これにより、７、８への書き込みは禁止
され、割り込み応答Ｅかリセット信号Ｆがアクティブと
なるまでは、７、８への書き込みは行えなくなる。図３
では、７、８用のライト信号のみ示してあるが、リード
信号もアドレスデコーダ５１出力とリード信号Ａとの論
理積により作成できる。ＣＰＵからタイマ制御レジスタ
６に“１”を書き込み、カウンタ９が動作状態になって
いる場合に再び“１”を書き込むことにより、クリアＨ
及びセットＨ′がアクティブとなり、カウンタ９は初期
化されるとともに、書き込み制御Ｆ／Ｆ１０も許可状態
となる。
【００１２】図４に、コンペア回路７、８の構成を示
す。コンペアレジスタライト信号により、７、８内のコ
ンペアレジスタが設定され、コンペアレジスタとカウン
タ９の各ビットの一致をとり、全ビット一致の場合に、
一致信号Ｋとして出力される。図４では、比較回路等は
−セット分しか示していないが、コンペア回路７、８と
もに同一の構成である。
す。コンペアレジスタライト信号により、７、８内のコ
ンペアレジスタが設定され、コンペアレジスタとカウン
タ９の各ビットの一致をとり、全ビット一致の場合に、
一致信号Ｋとして出力される。図４では、比較回路等は
−セット分しか示していないが、コンペア回路７、８と
もに同一の構成である。
【００１３】図５に動作タイミングを示す。カウンタ９
の内容が、ＣＰＵより書き込まれた第１コンペア回路７
の内容と一致すると、一致信号Ｋにより、書き込み制御
Ｆ／Ｆ１０はクリアされ、書き込み許可Ｊは非アクティ
ブ状態となり、ＥＥＰＲＯＭへの書き込みが禁止され
る。つまり、カウンタがスタートしてから第１コンペア
回路７に設定された一定期間のみ、ＥＥＰＲＯＭへの書
き込みが許可状態となる。また、１つのデータがＥＥＰ
ＲＯＭに書かれたことを示すライト終了信号Ｍにより、
書き込み制御Ｆ／Ｆ１０をクリアし、書き込み禁止状態
になる。ＣＰＵが正常動作している場合には、第２コン
ペア回路８に設定した期間より短い一定間隔でタイマ制
御レジスタ６に“１”の書き込みを行う様にプログラム
しておけば、その度毎にカウンタ９がクリアされるとと
もに、書き込み制御Ｆ／Ｆ１０がセットされ、書き込み
許可状態となる。
の内容が、ＣＰＵより書き込まれた第１コンペア回路７
の内容と一致すると、一致信号Ｋにより、書き込み制御
Ｆ／Ｆ１０はクリアされ、書き込み許可Ｊは非アクティ
ブ状態となり、ＥＥＰＲＯＭへの書き込みが禁止され
る。つまり、カウンタがスタートしてから第１コンペア
回路７に設定された一定期間のみ、ＥＥＰＲＯＭへの書
き込みが許可状態となる。また、１つのデータがＥＥＰ
ＲＯＭに書かれたことを示すライト終了信号Ｍにより、
書き込み制御Ｆ／Ｆ１０をクリアし、書き込み禁止状態
になる。ＣＰＵが正常動作している場合には、第２コン
ペア回路８に設定した期間より短い一定間隔でタイマ制
御レジスタ６に“１”の書き込みを行う様にプログラム
しておけば、その度毎にカウンタ９がクリアされるとと
もに、書き込み制御Ｆ／Ｆ１０がセットされ、書き込み
許可状態となる。
【００１４】ＣＰＵが暴走し、タイマ制御レジスタ６に
“１”を書き込まなくなり、カウンタ９の内容が第２コ
ンペア回路８の内容と一致すると、暴走状態と認識し、
ＣＰＵに対する割り込み要求Ｄを発生するとともに、停
止制御Ｆ／Ｆ１１をセットし、９用のカウントクロック
ＬをＬＯＷ状態にし、９のカウント動作を停止させる。
これにより、ＣＰＵからの割り込み応答Ｅが返されるま
では、９は停止状態を継続し、ＥＥＰＲＯＭへの書き込
みは一切許可されない。このことにより、ＣＰＵが正常
動作を行って、９をクリアした直後しか、ＥＥＰＲＯＭ
にデータを書き込まないため、暴走時の誤った書き込み
を排除できる。
“１”を書き込まなくなり、カウンタ９の内容が第２コ
ンペア回路８の内容と一致すると、暴走状態と認識し、
ＣＰＵに対する割り込み要求Ｄを発生するとともに、停
止制御Ｆ／Ｆ１１をセットし、９用のカウントクロック
ＬをＬＯＷ状態にし、９のカウント動作を停止させる。
これにより、ＣＰＵからの割り込み応答Ｅが返されるま
では、９は停止状態を継続し、ＥＥＰＲＯＭへの書き込
みは一切許可されない。このことにより、ＣＰＵが正常
動作を行って、９をクリアした直後しか、ＥＥＰＲＯＭ
にデータを書き込まないため、暴走時の誤った書き込み
を排除できる。
【００１５】図６は、ＥＥＰＲＯＭに対する読み出し／
書き込み制御部である。
書き込み制御部である。
【００１６】このブロックは、比較器付きメモリ１３及
び制御部１２から構成されている。１３は、アドレス及
びデータ格納メモリ、データ有効を示すタグビット、入
力及び格納アドレスの一致検出用比較器から構成されて
いる。制御部１２は、比較器付きメモリ１３への書き込
み／読み出し位置を指定するポインタ、ＥＥＰＲＯＭ書
き込みの終了を示すライト終了信号Ｍの発生回路等から
構成されている。
び制御部１２から構成されている。１３は、アドレス及
びデータ格納メモリ、データ有効を示すタグビット、入
力及び格納アドレスの一致検出用比較器から構成されて
いる。制御部１２は、比較器付きメモリ１３への書き込
み／読み出し位置を指定するポインタ、ＥＥＰＲＯＭ書
き込みの終了を示すライト終了信号Ｍの発生回路等から
構成されている。
【００１７】ＥＥＰＲＯＭに対する書き込みが行われる
と、メモリ１３に書き込み待ちのデータが無ければ、そ
のまま、データがＡ′，Ｂ′，ＤＢ′，ＡＢ′を通じて
ＥＥＰＲＯＭに書き込まれる。書き込み終了後、ライト
終了Ｍが制御部１２より出力され、書き込み制御Ｆ／Ｆ
１０をクリアし、書き込み禁止状態とする。メモリ１３
に書き込み待ちのデータがあれば、制御部１２より出力
されるメモリＲ／Ｗ信号Ｐによりラッチされ、書き込み
待ち状態となる。その際に、比較器付きメモリ内のタグ
ビットもセットされ、書き込み待ちであることを設定す
る。これにより、書き込み待ちの有無は、メモリ１３内
の各タグビットの出力Ｑで制御部１２内で判定される。
タイマ制御レジスタ６が設定され、書き込み許可状態と
なった時点で、書き込み待ちデータがメモリ１３内にあ
る場合は、制御部１２内の書き込みポインタが示すデー
タがＥＥＰＲＯＭに書き込まれる。書き込みが終了する
と、１２内の書き込みポインタが更新される。また、同
時にＭ信号がアクティブとなり、書き込み許可Ｊが非ア
クティブとなり、書き込みが禁止される。この様に、タ
イマをクリアしてから次のクリアまでに１つのデータし
か書かないことにより、暴走時にメモリ１３に書き込ま
れたデータを誤って書き込むことを排除することができ
る。
と、メモリ１３に書き込み待ちのデータが無ければ、そ
のまま、データがＡ′，Ｂ′，ＤＢ′，ＡＢ′を通じて
ＥＥＰＲＯＭに書き込まれる。書き込み終了後、ライト
終了Ｍが制御部１２より出力され、書き込み制御Ｆ／Ｆ
１０をクリアし、書き込み禁止状態とする。メモリ１３
に書き込み待ちのデータがあれば、制御部１２より出力
されるメモリＲ／Ｗ信号Ｐによりラッチされ、書き込み
待ち状態となる。その際に、比較器付きメモリ内のタグ
ビットもセットされ、書き込み待ちであることを設定す
る。これにより、書き込み待ちの有無は、メモリ１３内
の各タグビットの出力Ｑで制御部１２内で判定される。
タイマ制御レジスタ６が設定され、書き込み許可状態と
なった時点で、書き込み待ちデータがメモリ１３内にあ
る場合は、制御部１２内の書き込みポインタが示すデー
タがＥＥＰＲＯＭに書き込まれる。書き込みが終了する
と、１２内の書き込みポインタが更新される。また、同
時にＭ信号がアクティブとなり、書き込み許可Ｊが非ア
クティブとなり、書き込みが禁止される。この様に、タ
イマをクリアしてから次のクリアまでに１つのデータし
か書かないことにより、暴走時にメモリ１３に書き込ま
れたデータを誤って書き込むことを排除することができ
る。
【００１８】更に、１３に書かれ、ＥＥＰＲＯＭへの書
き込み待ち時に、同一アドレスに対する読み込み要求が
発生した場合、入力アドレスメモリ１３内の有効記憶ア
ドレス（タグビットで判断）と、比較器で常に比較を行
っているため、同一アドレスがある場合にはメモリ１３
内のデータを出力する。バッファ内にない場合には制御
部からＥＥＰＲＯＭへのデータリードが行われる。この
機能によりデータの一貫性が保証される。
き込み待ち時に、同一アドレスに対する読み込み要求が
発生した場合、入力アドレスメモリ１３内の有効記憶ア
ドレス（タグビットで判断）と、比較器で常に比較を行
っているため、同一アドレスがある場合にはメモリ１３
内のデータを出力する。バッファ内にない場合には制御
部からＥＥＰＲＯＭへのデータリードが行われる。この
機能によりデータの一貫性が保証される。
【００１９】
【発明の効果】以上詳細に説明したように、本発明によ
り、通常動作時は制約を受けること無しにＥＥＰＲＯＭ
の書き込みが行え、かつＣＰＵ暴走時には誤ったデータ
が内蔵ＥＥＰＲＯＭ内に書かれることを禁止でき、ＥＥ
ＰＲＯＭ内のデータを保護することができる。
り、通常動作時は制約を受けること無しにＥＥＰＲＯＭ
の書き込みが行え、かつＣＰＵ暴走時には誤ったデータ
が内蔵ＥＥＰＲＯＭ内に書かれることを禁止でき、ＥＥ
ＰＲＯＭ内のデータを保護することができる。
【図１】本発明を実施したＥＥＰＲＯＭ内蔵の１チップ
マイクロコンピュータの概略ブロック図である。
マイクロコンピュータの概略ブロック図である。
【図２】暴走検出及びＥＥＰＲＯＭ書き込み許可信号作
成部の構成図である。
成部の構成図である。
【図３】タイマＲ／Ｗ制御部及びタイマ制御レジスタの
詳細構成図である。
詳細構成図である。
【図４】コンペア回路の詳細構成図である。
【図５】本発明の動作タイミング図である。
【図６】ＥＥＰＲＯＭに対する読み出し／書き込み制御
部の構成図である。
部の構成図である。
１ ＣＰＵ ３ 書き込み禁止及び読み出し制御回路 ４ ＥＥＰＲＯＭ
Claims (2)
- 【請求項１】 ＥＥＰＲＯＭを内蔵した１チップマイク
ロコンピュータにおいて、暴走検出手段と、該手段より
の暴走検出信号に基づいて、上記ＥＥＰＲＯＭへの書き
込みを禁止する手段とを設けたことを特徴とするＥＥＰ
ＲＯＭ内蔵１チップマイクロコンピュータ。 - 【請求項２】 ＥＥＰＲＯＭを内蔵した１チップマイク
ロコンピュータにおいて、予め設定された期間のみ上記
ＥＥＰＲＯＭへの書き込みを許可し、該許可期間以外の
期間は上記ＥＥＰＲＯＭへの書き込みを禁止する手段を
設けたことを特徴とするＥＥＰＲＯＭ内蔵１チップマイ
クロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18594593A JPH0744463A (ja) | 1993-07-28 | 1993-07-28 | Ｅｅｐｒｏｍ内蔵１チップマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18594593A JPH0744463A (ja) | 1993-07-28 | 1993-07-28 | Ｅｅｐｒｏｍ内蔵１チップマイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0744463A true JPH0744463A (ja) | 1995-02-14 |
Family
ID=16179635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18594593A Pending JPH0744463A (ja) | 1993-07-28 | 1993-07-28 | Ｅｅｐｒｏｍ内蔵１チップマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744463A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006004245A (ja) * | 2004-06-18 | 2006-01-05 | Seiko Epson Corp | 集積回路装置及び電子機器 |
-
1993
- 1993-07-28 JP JP18594593A patent/JPH0744463A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006004245A (ja) * | 2004-06-18 | 2006-01-05 | Seiko Epson Corp | 集積回路装置及び電子機器 |
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