JPS6331143Y2 - - Google Patents
Info
- Publication number
- JPS6331143Y2 JPS6331143Y2 JP1983123422U JP12342283U JPS6331143Y2 JP S6331143 Y2 JPS6331143 Y2 JP S6331143Y2 JP 1983123422 U JP1983123422 U JP 1983123422U JP 12342283 U JP12342283 U JP 12342283U JP S6331143 Y2 JPS6331143 Y2 JP S6331143Y2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- mode register
- access
- output
- erroneous
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Microcomputers (AREA)
- Storage Device Security (AREA)
Description
【考案の詳細な説明】
〔考案の属する技術分野〕
本考案は、情報処理装置等の回路の動作を規定
するモードレジスタへの誤つたアクセスを禁止す
るための誤アクセス禁止回路に関する。
するモードレジスタへの誤つたアクセスを禁止す
るための誤アクセス禁止回路に関する。
従来、モードレジスタ、例えばマイクロコンピ
ユータのタイマ回路に対するタイマモードレジス
タ等は任意の時にアクセスし得る様に構成されて
いるので、システムの誤動作やプログラムのミス
等により、一度設定されていたモードレジスタ
を、誤つて再度アクセスして内容を変更し、シス
テムを誤動作させてしまうという欠点がある。
ユータのタイマ回路に対するタイマモードレジス
タ等は任意の時にアクセスし得る様に構成されて
いるので、システムの誤動作やプログラムのミス
等により、一度設定されていたモードレジスタ
を、誤つて再度アクセスして内容を変更し、シス
テムを誤動作させてしまうという欠点がある。
本考案は、かゝる従来技術の欠点を除去するこ
とにより、モードレジスタのデータが一度設定さ
れた後における誤アクセスを禁止し、かつ誤アク
セスがあつた事を認知できるところの誤アクセス
禁止回路を提供することにある。
とにより、モードレジスタのデータが一度設定さ
れた後における誤アクセスを禁止し、かつ誤アク
セスがあつた事を認知できるところの誤アクセス
禁止回路を提供することにある。
本考案の誤アクセス禁止回路は、回路の動作を
規定するモードレジスタと、アクセス選択信号に
より前記モードレジスタへのデータ設定を許可す
るか禁止するかの選択を行なう選択回路と、前記
選択回路の出力を直接入力したインバータおよび
オア回路の各出力のアンド出力により前記モード
レジスタへの入力タイミングを制御するタイミン
グ制御回路と、前記選択回路でデータ設定を禁止
した後での前記モードレジスタへの誤アクセスを
検出する誤アクセス検出回路とを備えることから
構成される。
規定するモードレジスタと、アクセス選択信号に
より前記モードレジスタへのデータ設定を許可す
るか禁止するかの選択を行なう選択回路と、前記
選択回路の出力を直接入力したインバータおよび
オア回路の各出力のアンド出力により前記モード
レジスタへの入力タイミングを制御するタイミン
グ制御回路と、前記選択回路でデータ設定を禁止
した後での前記モードレジスタへの誤アクセスを
検出する誤アクセス検出回路とを備えることから
構成される。
以下、本考案の実施例を図面を参照して詳細に
説明する。
説明する。
図は本考案の一実施例のブロツク図である。
回路の動作を規定するモードレジスタ４と、ア
クセス選択信号６によりモードレジスタ４へのデ
ータ設定を許可するか禁止するかの選択を行なう
選択回路１と、モードレジスタ４への入力タイミ
ングを制御するタイミング制御回路２と、選択回
路１でデータ設定を禁止した後でのモードレジス
タ４への誤アクセスを検出する誤アクセス検出ゲ
ート３とを備えることから本実施例は構成されて
いる。なお、図で５はマイクロコンピユータの内
部バスである。又、選択回路１は、２つのNOR
ゲート１−１，１−２からなつており、タイミン
グ制御回路２は、ORゲート２−１、ANDゲート
２−２、インバータ２−３からなつている。
クセス選択信号６によりモードレジスタ４へのデ
ータ設定を許可するか禁止するかの選択を行なう
選択回路１と、モードレジスタ４への入力タイミ
ングを制御するタイミング制御回路２と、選択回
路１でデータ設定を禁止した後でのモードレジス
タ４への誤アクセスを検出する誤アクセス検出ゲ
ート３とを備えることから本実施例は構成されて
いる。なお、図で５はマイクロコンピユータの内
部バスである。又、選択回路１は、２つのNOR
ゲート１−１，１−２からなつており、タイミン
グ制御回路２は、ORゲート２−１、ANDゲート
２−２、インバータ２−３からなつている。
次に本実施例の動作を説明する。モードレジス
タ４にデータが設定されると、アクセス選択信号
６は、モードレジスタ４への再データ設定禁止信
号として論理“１”レベルのパルス信号をNOR
ゲート１−２に入力する。従つて、NORゲート
１−２の出力は“０”レベルとなり、NORゲー
ト１−１の出力、すなわち選択回路１の出力が
“１”レベルとなる。これによりORゲート２−
１の出力は“１”レベルとなり、ANDゲート２
−２の出力、すなわちタイミング制御回路２の出
力は“０”レベルとなる。そしてこの状態の下で
は、たとえモードレジスタアクセス信号８が活性
化され“１”レベルとなつても、ANDゲート２
−２の出力は“０”レベルとなり、モードレジス
タ４へのデータの再設定は禁止される。同時に、
この状態においては誤アクセス検出ゲート３の一
方の入力は、選択回路１の出力“１”レベルが入
力されているので、もしもモードレジスタアクセ
ス信号８が“１”レベルとなれば、誤アクセス検
出ゲート３の出力は“１”レベルとなり、誤アク
セス検出信号９が発生される。
タ４にデータが設定されると、アクセス選択信号
６は、モードレジスタ４への再データ設定禁止信
号として論理“１”レベルのパルス信号をNOR
ゲート１−２に入力する。従つて、NORゲート
１−２の出力は“０”レベルとなり、NORゲー
ト１−１の出力、すなわち選択回路１の出力が
“１”レベルとなる。これによりORゲート２−
１の出力は“１”レベルとなり、ANDゲート２
−２の出力、すなわちタイミング制御回路２の出
力は“０”レベルとなる。そしてこの状態の下で
は、たとえモードレジスタアクセス信号８が活性
化され“１”レベルとなつても、ANDゲート２
−２の出力は“０”レベルとなり、モードレジス
タ４へのデータの再設定は禁止される。同時に、
この状態においては誤アクセス検出ゲート３の一
方の入力は、選択回路１の出力“１”レベルが入
力されているので、もしもモードレジスタアクセ
ス信号８が“１”レベルとなれば、誤アクセス検
出ゲート３の出力は“１”レベルとなり、誤アク
セス検出信号９が発生される。
次に、モードレジスタ４にデータの再設定を行
なう場合には、アクセス選択信号６が“０”レベ
ルの再設定信号となり、選択回路１の出力は
“０”レベルとなる。従つてタイミング制御回路
２の出力は、モードレジスタアクセス信号８が活
性化され“１”レベルとなれば“１”レベルとな
り、モードレジスタ４へのデータの再設定が行な
われる。同時に誤アクセス検出ゲート３の出力は
モードレジスタアクセス信号８のレベルにかかわ
らず常に“０”レベルとなる。
なう場合には、アクセス選択信号６が“０”レベ
ルの再設定信号となり、選択回路１の出力は
“０”レベルとなる。従つてタイミング制御回路
２の出力は、モードレジスタアクセス信号８が活
性化され“１”レベルとなれば“１”レベルとな
り、モードレジスタ４へのデータの再設定が行な
われる。同時に誤アクセス検出ゲート３の出力は
モードレジスタアクセス信号８のレベルにかかわ
らず常に“０”レベルとなる。
以上説明したように、本実施例によると、モー
ドレジスタにデータが設定された後、誤つてデー
タが再設定されることを防止するとともに、誤ア
クセスが発生した場合にはそれを検出できること
になり、システムの動作の安定性向上に大きく寄
与することができる。
ドレジスタにデータが設定された後、誤つてデー
タが再設定されることを防止するとともに、誤ア
クセスが発生した場合にはそれを検出できること
になり、システムの動作の安定性向上に大きく寄
与することができる。
なお、本実施例に用いた回路は一実施例であつ
て本考案を限定するものではなく、他の同一機能
の回路を用いても実現できることはいうまでもな
い。
て本考案を限定するものではなく、他の同一機能
の回路を用いても実現できることはいうまでもな
い。
以上詳細に説明したとおり、本考案の誤アクセ
ス禁止回路は、アクセス選択信号によりモードレ
ジスタへのデータの設定を許可するか禁止するか
の選択を行なう選択回路と、モードレジスタへの
入力タイミングを制御するタイミング制御回路
と、選択回路でデータ設定を禁止した後でのモー
ドレジスタへの誤アクセスを検出する誤アクセス
検出回路とを備えているので、従来のようにモー
ドレジスタがデータ設定後誤アクセスによつてデ
ータが再設定されることを防止するとともに、誤
アクセスが発生した場合には、それを検出できる
ので、システムの動作の安定性向上に大きく寄与
することができるという効果を有している。
ス禁止回路は、アクセス選択信号によりモードレ
ジスタへのデータの設定を許可するか禁止するか
の選択を行なう選択回路と、モードレジスタへの
入力タイミングを制御するタイミング制御回路
と、選択回路でデータ設定を禁止した後でのモー
ドレジスタへの誤アクセスを検出する誤アクセス
検出回路とを備えているので、従来のようにモー
ドレジスタがデータ設定後誤アクセスによつてデ
ータが再設定されることを防止するとともに、誤
アクセスが発生した場合には、それを検出できる
ので、システムの動作の安定性向上に大きく寄与
することができるという効果を有している。
図は本考案の一実施例のブロツク図である。
１……選択回路、１−１，１−２……NORゲ
ート、２……タイミング制御回路、２−１……
ORゲート、２−２，３……誤アクセス検出ゲー
ト、２−３……インバータ、４……モードレジス
タ、５……内部バス、６……アクセス選択信号、
７……リセツト信号、８……モードレジスタアク
セス信号、９……誤アクセス検出信号。
ート、２……タイミング制御回路、２−１……
ORゲート、２−２，３……誤アクセス検出ゲー
ト、２−３……インバータ、４……モードレジス
タ、５……内部バス、６……アクセス選択信号、
７……リセツト信号、８……モードレジスタアク
セス信号、９……誤アクセス検出信号。
Claims (1)
- 回路の動作を規定するモードレジスタと、アク
セス選択信号により前記モードレジスタへのデー
タ設定を許可するか禁止するかの選択を行なう選
択回路と、前記選択回路の出力を直接入力したイ
ンバータおよびオア回路の各出力のアンド出力に
より前記モードレジスタへの入力タイミングを制
御するタイミング制御回路と、前記選択回路でデ
ータ設定を禁止した後での前記モードレジスタへ
の誤アクセスを検出する誤アクセス検出回路とを
備えることを特徴とする誤アクセス禁止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12342283U JPS6034643U (ja) | 1983-08-09 | 1983-08-09 | 誤アクセス禁止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12342283U JPS6034643U (ja) | 1983-08-09 | 1983-08-09 | 誤アクセス禁止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6034643U JPS6034643U (ja) | 1985-03-09 |
| JPS6331143Y2 true JPS6331143Y2 (ja) | 1988-08-19 |
Family
ID=30281738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12342283U Granted JPS6034643U (ja) | 1983-08-09 | 1983-08-09 | 誤アクセス禁止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6034643U (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5522879B2 (ja) * | 1972-12-29 | 1980-06-19 | ||
| JPS5416333U (ja) * | 1977-07-06 | 1979-02-02 |
-
1983
- 1983-08-09 JP JP12342283U patent/JPS6034643U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6034643U (ja) | 1985-03-09 |
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