JPH0745029Y2 - Ｉｃ試験装置 - Google Patents
Ｉｃ試験装置Info
- Publication number
- JPH0745029Y2 JPH0745029Y2 JP12786987U JP12786987U JPH0745029Y2 JP H0745029 Y2 JPH0745029 Y2 JP H0745029Y2 JP 12786987 U JP12786987 U JP 12786987U JP 12786987 U JP12786987 U JP 12786987U JP H0745029 Y2 JPH0745029 Y2 JP H0745029Y2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- input
- output terminal
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Description
【考案の詳細な説明】 「産業上の利用分野」 この考案は出力端子を具備したICの試験装置に関する。
「従来の技術」 第２図に従来のIC試験装置を示す。図中１は被試験ICを
示す。この被試験IC1の端子1A,1B,…1Nはそれぞれ入力
兼出力端子であるものとする。以下この入力兼出力端子
をこの明細書では入出力端子と略称する。
示す。この被試験IC1の端子1A,1B,…1Nはそれぞれ入力
兼出力端子であるものとする。以下この入力兼出力端子
をこの明細書では入出力端子と略称する。
２はパターン発生器、３は期待値パターン発生器をそれ
ぞれ示す。パターン発生器２から出力されるパターン信
号は波形制御器4A,4Bと駆動回路5A,5Bを通じて被試験IC
1の各入出力端子1A,1Bに与えられる。波形制御器4A（4
B）と駆動回路5A（5B）の各系路をそれぞれ試験パター
ン信号の信号供給系路と呼ぶことにする。尚この例では
被試験IC1の入出力端子1A,1Bについてだけ説明するが、
その他の入出力端子も同様の構成でパターン信号が与え
られる。
ぞれ示す。パターン発生器２から出力されるパターン信
号は波形制御器4A,4Bと駆動回路5A,5Bを通じて被試験IC
1の各入出力端子1A,1Bに与えられる。波形制御器4A（4
B）と駆動回路5A（5B）の各系路をそれぞれ試験パター
ン信号の信号供給系路と呼ぶことにする。尚この例では
被試験IC1の入出力端子1A,1Bについてだけ説明するが、
その他の入出力端子も同様の構成でパターン信号が与え
られる。
入出力端子1A,1Bはコントロール信号によって入力モー
ドから出力モードに切換られ被試験IC1の応答信号を出
力する。この応答信号はレベル比較器6A,6Bに与えら
れ、正規のＨ論理レベル及びＬ論理レベルを出力したか
否かを判定する。
ドから出力モードに切換られ被試験IC1の応答信号を出
力する。この応答信号はレベル比較器6A,6Bに与えら
れ、正規のＨ論理レベル及びＬ論理レベルを出力したか
否かを判定する。
レベル判定の結果が良であれば、そのレベル判定出力は
ディジタル比較器7A,7Bに与えられ、このディジタル比
較器7A,7Bにおいて期待値パターンと比較される。レベ
ル比較器6A（6B）とディジタル比較器7A（7B）の各系路
を信号取込系路と呼ぶことにする。期待値パターン信号
に対して不一致が発生するとディジタル比較器7A,7Bの
それぞれから不良検出信号FAILが発生し、被試験IC1の
不良を表示する。
ディジタル比較器7A,7Bに与えられ、このディジタル比
較器7A,7Bにおいて期待値パターンと比較される。レベ
ル比較器6A（6B）とディジタル比較器7A（7B）の各系路
を信号取込系路と呼ぶことにする。期待値パターン信号
に対して不一致が発生するとディジタル比較器7A,7Bの
それぞれから不良検出信号FAILが発生し、被試験IC1の
不良を表示する。
ここまでの説明は通常の動作説明である。次に高速試験
について説明する。
について説明する。
被試験IC1の動作速度が速い場合はパターン信号の発生
速度を高速化すれば試験時間を短かくすることができ
る。しかしながらパターン発生器２のパターン発生速度
を高速化することはむずかしいため、従来より次のよう
な方法で高速素子の試験を行なっている。つまり波形制
御器4A,4Bから与えられる論理波形を切替回路８で切替
え、二つのパターン信号を例えば入出力端子1Aに重畳し
て与え、通常の速度の２倍の速度で変化するパターン信
号を入出力端子1Aに与える。
速度を高速化すれば試験時間を短かくすることができ
る。しかしながらパターン発生器２のパターン発生速度
を高速化することはむずかしいため、従来より次のよう
な方法で高速素子の試験を行なっている。つまり波形制
御器4A,4Bから与えられる論理波形を切替回路８で切替
え、二つのパターン信号を例えば入出力端子1Aに重畳し
て与え、通常の速度の２倍の速度で変化するパターン信
号を入出力端子1Aに与える。
切替回路８はレジスタ8Aと、アンドゲート8Bと、オアゲ
ート8Cとによって構成され、レジスタ8AにＨ論理を設定
することによってアンドゲート8Bを開にし、波形制御器
4Bから出力される論理波形をオアゲート8Cに与え、オア
ゲート8Cで波形制御器4Aから与えられる論理波形に重畳
する。
ート8Cとによって構成され、レジスタ8AにＨ論理を設定
することによってアンドゲート8Bを開にし、波形制御器
4Bから出力される論理波形をオアゲート8Cに与え、オア
ゲート8Cで波形制御器4Aから与えられる論理波形に重畳
する。
レジスタ8AにＬ論理を与えたときはアンドゲート8Bが閉
となるから波形制御器4Bから出力される論理波形信号が
入出力端子1Aに重畳されることはなく、この状態で低速
度の試験が行なわれる。
となるから波形制御器4Bから出力される論理波形信号が
入出力端子1Aに重畳されることはなく、この状態で低速
度の試験が行なわれる。
一方レジスタ8AにＨ論理を入力した場合は、レベル比較
器6A,6Bとディジタル比較器7Bの間に設けたマルチプレ
クサ９を切替え、レベル比較器6Aの出力をディジタル比
較器7Bにも与え、ディジタル比較器7Aと7Bの双方から入
出力端子1Aの応答出力の判定結果を出力させる状態に切
替わる。
器6A,6Bとディジタル比較器7Bの間に設けたマルチプレ
クサ９を切替え、レベル比較器6Aの出力をディジタル比
較器7Bにも与え、ディジタル比較器7Aと7Bの双方から入
出力端子1Aの応答出力の判定結果を出力させる状態に切
替わる。
つまり、波形制御器5A側の信号供給系路をＡチャンネ
ル、波形制御器5B側の信号供給系路をＢチャンネルとす
れば、Ａチャンネル側の試験パターン信号を入出力端子
1Aに与えてその応答信号をレベル比較器6Aで取り出した
場合は、そのレベル比較出力はディジタル比較器7AでＡ
チャンネル側の期待値パターンと比較する。これと共
に、Ｂチャンネル側の試験パターン信号を切替回路８を
通じて入出力端子1Aに与え、その応答出力信号をレベル
比較器6Aで取り出した場合は、その応答出力信号はマル
チプレクサ９を通じてディジタル比較器7Bに与え、Ｂチ
ャンネル側の期待値パターンと比較する。このようにし
て、ＡチャンネルとＢチャンネルの試験パターンを利用
して入出力端子1Aを高速試験する。
ル、波形制御器5B側の信号供給系路をＢチャンネルとす
れば、Ａチャンネル側の試験パターン信号を入出力端子
1Aに与えてその応答信号をレベル比較器6Aで取り出した
場合は、そのレベル比較出力はディジタル比較器7AでＡ
チャンネル側の期待値パターンと比較する。これと共
に、Ｂチャンネル側の試験パターン信号を切替回路８を
通じて入出力端子1Aに与え、その応答出力信号をレベル
比較器6Aで取り出した場合は、その応答出力信号はマル
チプレクサ９を通じてディジタル比較器7Bに与え、Ｂチ
ャンネル側の期待値パターンと比較する。このようにし
て、ＡチャンネルとＢチャンネルの試験パターンを利用
して入出力端子1Aを高速試験する。
「考案が解決しようとする課題」 上述したように、高速試験はＡチャンネルとＢチャンネ
ルの二つのチャンネルを利用して１つの入出力端子を試
験するから、全ての端子を一度に高速試験するには被試
験IC1の端子数の倍のチャンネル数が必要となる。この
結果、IC試験装置の回路規模が大きくなり、高価なもの
となる欠点がある。
ルの二つのチャンネルを利用して１つの入出力端子を試
験するから、全ての端子を一度に高速試験するには被試
験IC1の端子数の倍のチャンネル数が必要となる。この
結果、IC試験装置の回路規模が大きくなり、高価なもの
となる欠点がある。
この考案の目的は回路規模を大きくすることなく、高速
試験を実施することができるIC試験装置を提供しようと
するものである。
試験を実施することができるIC試験装置を提供しようと
するものである。
「問題点を解決するための手段」 この考案では互に対を構成するパターン信号の信号路に
互に相互にパターン信号を重畳させることができる切替
回路を設けた構成としたものである。
互に相互にパターン信号を重畳させることができる切替
回路を設けた構成としたものである。
この考案の構成によれば対を構成する波形制御器から出
力される一対の論理波形信号を相互に重畳させて二つの
入出力端子に与えることができる。切替回路の切替えだ
けで高速試験を行うべき端子の系路を切替えることがで
きる。よってチャンネル数を増すことなく被試験ICの全
端子を高速試験することができる。
力される一対の論理波形信号を相互に重畳させて二つの
入出力端子に与えることができる。切替回路の切替えだ
けで高速試験を行うべき端子の系路を切替えることがで
きる。よってチャンネル数を増すことなく被試験ICの全
端子を高速試験することができる。
「実施例」 第１図にこの考案の一実施例を示す。図中１は被試験I
C、２はパターン発生器、３は期待値パターン発生器、4
A,4Bは波形制御器、5A,5Bは駆動回路を示す点は第２図
と同じである。
C、２はパターン発生器、３は期待値パターン発生器、4
A,4Bは波形制御器、5A,5Bは駆動回路を示す点は第２図
と同じである。
この考案においては波形制御器4A,4Bと駆動回路5A,5Bの
間に相互に信号を重畳させる切替回路11A,11Bを設け
る。
間に相互に信号を重畳させる切替回路11A,11Bを設け
る。
各切替回路11A,11Bはそれぞれ先にも説明したようにレ
ジスタ8Aと、このレジスタ8Aの設定出力によって開閉制
御されるアンドゲート8Bと、オアゲート8Cとによって構
成される。
ジスタ8Aと、このレジスタ8Aの設定出力によって開閉制
御されるアンドゲート8Bと、オアゲート8Cとによって構
成される。
このように構成することによって各切替回路11A,11Bの
レジスタ8AにＨ論理を入力し、アンドゲート8Bを開に制
御することによって波形制御器4A及び4Bから出力される
論理波形信号はオアゲート8Cにおいて互に重畳されて駆
動回路5Aと5Bに与えられ入出力端子1Aと1Bに入力され
る。
レジスタ8AにＨ論理を入力し、アンドゲート8Bを開に制
御することによって波形制御器4A及び4Bから出力される
論理波形信号はオアゲート8Cにおいて互に重畳されて駆
動回路5Aと5Bに与えられ入出力端子1Aと1Bに入力され
る。
各入出力端子1A,1Bの応答出力信号はレベル比較器6A,6B
でレベル判定され、そのレベル判定出力はこの例ではマ
ルチプレクサ9A,9Bを介してディジタル比較器7A,7Bに与
える構造とした場合を示す。
でレベル判定され、そのレベル判定出力はこの例ではマ
ルチプレクサ9A,9Bを介してディジタル比較器7A,7Bに与
える構造とした場合を示す。
つまりこの二つのマルチプレクサ9A,9Bは各別にレジス
タ12A,12Bを有し、レベル比較器6A,6Bの何れの出力でも
自由に選択し、ディジタル比較器7A,7Bに与えることが
できる構造とした場合を示す。
タ12A,12Bを有し、レベル比較器6A,6Bの何れの出力でも
自由に選択し、ディジタル比較器7A,7Bに与えることが
できる構造とした場合を示す。
このように構成したことによってレジスタ8Aの何れか一
方にＨ論理を入力すれば入出力端子1A又は1Bの何れか一
方に高速試験パターン信号を与えることができる。また
高速試験パターン信号を与える入出力端子を切替えるこ
ともできる。
方にＨ論理を入力すれば入出力端子1A又は1Bの何れか一
方に高速試験パターン信号を与えることができる。また
高速試験パターン信号を与える入出力端子を切替えるこ
ともできる。
更に各入出力端子1Aと1Bの応答出力はレベル比較器6A,6
Bでレベル比較され、そのレベル比較結果を二つのマル
チプレクサ9Aと9Bに与える構造としたからディジタル比
較器7Aに入出力端子1Aの応答出力を与えることも、入出
力端子1Bの応答出力を与えることも可能となる。
Bでレベル比較され、そのレベル比較結果を二つのマル
チプレクサ9Aと9Bに与える構造としたからディジタル比
較器7Aに入出力端子1Aの応答出力を与えることも、入出
力端子1Bの応答出力を与えることも可能となる。
よってディジタル比較器7A,7Bでは入出力端子1A,1Bの任
意の端子の良否判定結果を出力することができる。
意の端子の良否判定結果を出力することができる。
「考案の効果」 以上説明したようにこの考案によれば被試験ICの端子を
半分ずつ高速試験すれば低速試験と同じ規模の回路で高
速試験を行なうことができ、この点で性能のよいIC試験
装置を安価に提供することができる。
半分ずつ高速試験すれば低速試験と同じ規模の回路で高
速試験を行なうことができ、この点で性能のよいIC試験
装置を安価に提供することができる。
第１図はこの考案の一実施例を示すブロック図、第２図
は従来の技術を説明するためのブロック図である。 １……被試験IC、２……パターン発生器、３……期待値
パターン発生器、4A,4B……波形制御器、5A,5B……駆動
回路、6A,6B……レベル比較器、7A,7B……ディジタル比
較器、8A……レジスタ、8B……アンドゲート、8C……オ
フゲート、9A,9B……マルチプレクサ、11A,11B……切替
回路、8A……切替回路を構成するレジスタ、8B……同様
のアンドゲート、8C……同様のオアゲート。
は従来の技術を説明するためのブロック図である。 １……被試験IC、２……パターン発生器、３……期待値
パターン発生器、4A,4B……波形制御器、5A,5B……駆動
回路、6A,6B……レベル比較器、7A,7B……ディジタル比
較器、8A……レジスタ、8B……アンドゲート、8C……オ
フゲート、9A,9B……マルチプレクサ、11A,11B……切替
回路、8A……切替回路を構成するレジスタ、8B……同様
のアンドゲート、8C……同様のオアゲート。
Claims (1)
- 【請求項１】パターン発生器から出力されるパターン信
号を被試験ICの各入出力端子に与える実波形を持つ試験
パターン信号に変換する波形制御器と、この波形制御器
から出力される実波形を持つ試験パターン信号を被試験
ICの各入出力端子に与える駆動回路とによって構成され
る試験パターン信号の信号供給系路が被試験ICの各入出
力端子毎に設けられると共に、各入出力端子が出力端子
に切替えられるタイミングにおいて、各入出力端子に出
力される被試験ICの応答出力信号を取り出すレベル比較
器と、このレベル比較器で正規の論理レベルを持つと判
定された信号が入力されて期待値パターンと比較するデ
ィジタル比較器とによって構成される信号取込系路が被
試験ICの各入出力端子毎に設けられて構成されるIC試験
装置において、 二つの信号供給系路の相互において、互いに他方の信号
供給系路に自己の試験パターン信号を重畳させる状態と
重畳させない状態に切替える切替回路と、これら二つの
信号供給系路に接続された二つの信号取込系路に被試験
ICの上記一方の入出力端子から出力される応答出力信号
を二つのディジタル比較器に分配する状態と分配しない
状態に切替えるマルチプレクサとを設けたことを特徴と
するIC試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12786987U JPH0745029Y2 (ja) | 1987-08-21 | 1987-08-21 | Ｉｃ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12786987U JPH0745029Y2 (ja) | 1987-08-21 | 1987-08-21 | Ｉｃ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6433083U JPS6433083U (ja) | 1989-03-01 |
| JPH0745029Y2 true JPH0745029Y2 (ja) | 1995-10-11 |
Family
ID=31380685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12786987U Expired - Lifetime JPH0745029Y2 (ja) | 1987-08-21 | 1987-08-21 | Ｉｃ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0745029Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100736673B1 (ko) * | 2006-08-01 | 2007-07-06 | 주식회사 유니테스트 | 반도체 소자 테스트 장치 |
-
1987
- 1987-08-21 JP JP12786987U patent/JPH0745029Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6433083U (ja) | 1989-03-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0691140B2 (ja) | 半導体集積回路 | |
| JP3527814B2 (ja) | 集積回路 | |
| KR100230492B1 (ko) | 입/출력 핀 전자 회로 | |
| JP2000065890A (ja) | Ｌｓｉテストシステム | |
| JP2003107128A (ja) | 半導体試験装置及び試験方法 | |
| JP2598580Y2 (ja) | Ｉｃ試験装置 | |
| JP4422223B2 (ja) | Ｉｃ試験装置 | |
| JP3605146B2 (ja) | Ｉ／ｏピンエレクトロニクス回路 | |
| JP3223924B2 (ja) | Ｉｃ試験装置用論理比較器 | |
| JPS6378695A (ja) | 回線接続装置 | |
| JPH01267475A (ja) | 論理集積回路 | |
| US6411115B2 (en) | Apparatus for testing a semiconductor and process for the same | |
| JPH0484783A (ja) | 半導体集積回路の試験方式 | |
| JPH02201179A (ja) | 集積回路試験装置 | |
| JPS63109633A (ja) | パス導通試験方式 | |
| JP2962552B2 (ja) | Ｉｃ試験装置 | |
| JPH01245169A (ja) | 集積回路 | |
| WO1997024622A1 (en) | I/o pin electronic circuit | |
| JP2723676B2 (ja) | 半導体集積回路 | |
| SU559244A1 (ru) | Устройство дл контрол монтажных схем | |
| JPH05322979A (ja) | 試験装置 | |
| JPH06167542A (ja) | Ｉｃテスタ | |
| JPH1010200A (ja) | 半導体装置の試験方法及び半導体試験装置 | |
| JPH0325382A (ja) | 半導体集積回路 | |
| JPH0812228B2 (ja) | 大規模集積回路故障検出回路 |