JPH0745715A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0745715A JPH0745715A JP5184239A JP18423993A JPH0745715A JP H0745715 A JPH0745715 A JP H0745715A JP 5184239 A JP5184239 A JP 5184239A JP 18423993 A JP18423993 A JP 18423993A JP H0745715 A JPH0745715 A JP H0745715A
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Abstract
(57)【要約】
【目的】 第１導電型のチャネルを有する第１トランジ
スタと第２導電型のチャネルを有する第２トランジスタ
とが同一半導体基板上に形成される半導体装置の製造方
法において、レジスト膜によるマスク工程の削減および
イオン注入工程の削減を図ることができる半導体装置の
製造方法を提供すること。 【構成】 選択酸化による素子分離領域３４を形成する
前に、半導体基板２０の表面に、Ｎ型トランジスタのチ
ャネルストッパ用イオン注入を行う。次に、素子分離パ
ターンに対応して、半導体基板２０の表面を選択酸化
し、素子分離領域３４を形成する。選択酸化時に、イオ
ン注入時にイオン注入された不純物を、素子分離領域３
２の下部で拡散させ、Ｎ型トランジスタに対して狭チャ
ネル効果を積極的に引き起こし、Ｎ型トランジスタのし
きい値電圧を高めに調整する。その結果、しきい値電圧
調整用のイオン注入を別途行う必要がなくなる。
スタと第２導電型のチャネルを有する第２トランジスタ
とが同一半導体基板上に形成される半導体装置の製造方
法において、レジスト膜によるマスク工程の削減および
イオン注入工程の削減を図ることができる半導体装置の
製造方法を提供すること。 【構成】 選択酸化による素子分離領域３４を形成する
前に、半導体基板２０の表面に、Ｎ型トランジスタのチ
ャネルストッパ用イオン注入を行う。次に、素子分離パ
ターンに対応して、半導体基板２０の表面を選択酸化
し、素子分離領域３４を形成する。選択酸化時に、イオ
ン注入時にイオン注入された不純物を、素子分離領域３
２の下部で拡散させ、Ｎ型トランジスタに対して狭チャ
ネル効果を積極的に引き起こし、Ｎ型トランジスタのし
きい値電圧を高めに調整する。その結果、しきい値電圧
調整用のイオン注入を別途行う必要がなくなる。
Description
【０００１】
【産業上の利用分野】本発明は、第１導電型のチャネル
を有する第１トランジスタと第２導電型のチャネルを有
する第２トランジスタとが同一半導体基板上に形成され
る半導体装置の製造方法に係り、さらに詳しくは、狭チ
ャネル効果を積極的に利用することにより、しきい値電
圧調整用のイオン注入工程を不要とすることができる半
導体装置の製造方法に関する。
を有する第１トランジスタと第２導電型のチャネルを有
する第２トランジスタとが同一半導体基板上に形成され
る半導体装置の製造方法に係り、さらに詳しくは、狭チ
ャネル効果を積極的に利用することにより、しきい値電
圧調整用のイオン注入工程を不要とすることができる半
導体装置の製造方法に関する。
【０００２】
【従来の技術】たとえばＤＲＡＭなどの半導体装置で
は、メモリセル用駆動トランジスタとして、Ｎ型ＭＯＳ
トランジスタを用い、周辺回路用トランジスタとして、
Ｎ型ＭＯＳトランジスタ以外にＰ型ＭＯＳトランジスタ
をも用いる。これら異種導電タイプのＭＯＳトランジス
タは、同一の半導体基板上に形成される。
は、メモリセル用駆動トランジスタとして、Ｎ型ＭＯＳ
トランジスタを用い、周辺回路用トランジスタとして、
Ｎ型ＭＯＳトランジスタ以外にＰ型ＭＯＳトランジスタ
をも用いる。これら異種導電タイプのＭＯＳトランジス
タは、同一の半導体基板上に形成される。
【０００３】このような半導体装置の製造過程では、図
２（Ａ）に示すように、シリコン単結晶ウェーハで構成
される半導体基板２の表面に、酸化シリコン層４、ポリ
シリコン層６および酸化シリコン層８を形成し、その上
に低圧ＣＶＤ法により窒化シリコン層１０を形成する。
その後、まず、周辺回路のＰ型トランジスタが形成され
る領域の窒化シリコン層をパターン加工し、たとえばPh
os+ を用いたＰ型トランジスタのチャネルストッパ用イ
オン注入を行う。
２（Ａ）に示すように、シリコン単結晶ウェーハで構成
される半導体基板２の表面に、酸化シリコン層４、ポリ
シリコン層６および酸化シリコン層８を形成し、その上
に低圧ＣＶＤ法により窒化シリコン層１０を形成する。
その後、まず、周辺回路のＰ型トランジスタが形成され
る領域の窒化シリコン層をパターン加工し、たとえばPh
os+ を用いたＰ型トランジスタのチャネルストッパ用イ
オン注入を行う。
【０００４】次に、図２（Ｂ）に示すように、レジスト
膜１２で周辺回路領域をマスクした状態で、メモリセル
側のＮ型トランジスタが形成される領域の窒化シリコン
層１０をパターン加工し、Ｂ+ を用い、Ｎ型トランジス
タのためのチャネルストッパ用イオン注入を行う。ボロ
ンＢ+ のイオン注入時には、前工程で全面イオン注入し
たリンPhos+ を補償するように、そのドーズ量を、リン
に比較して、約二桁多くする必要がある。
膜１２で周辺回路領域をマスクした状態で、メモリセル
側のＮ型トランジスタが形成される領域の窒化シリコン
層１０をパターン加工し、Ｂ+ を用い、Ｎ型トランジス
タのためのチャネルストッパ用イオン注入を行う。ボロ
ンＢ+ のイオン注入時には、前工程で全面イオン注入し
たリンPhos+ を補償するように、そのドーズ量を、リン
に比較して、約二桁多くする必要がある。
【０００５】その後、レジスト膜１２を除去し、窒化シ
リコン層１０を用いた選択酸化（ＬＯＣＯＳ）を行い、
窒化シリコン層１０が形成されていない半導体基板２の
表面を選択酸化し、素子分離領域を形成する。素子分離
領域の下部には、図２（Ａ），（Ｂ）に示す工程でイオ
ン注入した不純物の拡散によるチャネルストッパ層が形
成される。その後、Ｎ型トランジスタとＰ型トランジス
タとで、別々にしきい値電圧調整用のイオン注入を行
う。
リコン層１０を用いた選択酸化（ＬＯＣＯＳ）を行い、
窒化シリコン層１０が形成されていない半導体基板２の
表面を選択酸化し、素子分離領域を形成する。素子分離
領域の下部には、図２（Ａ），（Ｂ）に示す工程でイオ
ン注入した不純物の拡散によるチャネルストッパ層が形
成される。その後、Ｎ型トランジスタとＰ型トランジス
タとで、別々にしきい値電圧調整用のイオン注入を行
う。
【０００６】その他の従来例としては、図３（Ａ）に示
すように、窒化シリコン層１０のパターン加工後、周辺
回路側をレジスト膜１３でマスクし、メモリセル側のＮ
型トランジスタ形成領域にのみ、Ｂ+ を用いたチャネル
ストッパ用イオン注入を行い、その後、ＬＯＣＯＳ酸化
を行う従来例が提案されている。この従来例では、同図
（Ｂ）に示すように、ＬＯＣＯＳ酸化により素子分離領
域１６とＮ型トランジスタ用チャネルストッパ領域１８
を形成した後、メモリセル側をレジスト膜１４でマスク
し、周辺回路側にのみ、Phos+ を用いたチャネルストッ
パ用イオン注入を高エネルギーで行う。
すように、窒化シリコン層１０のパターン加工後、周辺
回路側をレジスト膜１３でマスクし、メモリセル側のＮ
型トランジスタ形成領域にのみ、Ｂ+ を用いたチャネル
ストッパ用イオン注入を行い、その後、ＬＯＣＯＳ酸化
を行う従来例が提案されている。この従来例では、同図
（Ｂ）に示すように、ＬＯＣＯＳ酸化により素子分離領
域１６とＮ型トランジスタ用チャネルストッパ領域１８
を形成した後、メモリセル側をレジスト膜１４でマスク
し、周辺回路側にのみ、Phos+ を用いたチャネルストッ
パ用イオン注入を高エネルギーで行う。
【０００７】この従来例では、ＬＯＣＯＳ後にチャネル
ストッパ用イオン注入を行うので、ラッチアップ耐性の
向上、狭チャネル効果の抑制などに効果的であり、Ｐ型
トランジスタのしきい値電圧調整用のイオン注入を、図
２（Ｂ）に示す工程で同時に行うことができるので都合
がよい。Ｎ型トランジスタのしきい値電圧調整用のイオ
ン注入は、その後、周辺回路側をレジスト膜でマスク
し、メモリセル側にのみ行う。
ストッパ用イオン注入を行うので、ラッチアップ耐性の
向上、狭チャネル効果の抑制などに効果的であり、Ｐ型
トランジスタのしきい値電圧調整用のイオン注入を、図
２（Ｂ）に示す工程で同時に行うことができるので都合
がよい。Ｎ型トランジスタのしきい値電圧調整用のイオ
ン注入は、その後、周辺回路側をレジスト膜でマスク
し、メモリセル側にのみ行う。
【０００８】
【発明が解決しようとする課題】ところが、いずれの従
来例でも、異種導電タイプのトランジスタを同一半導体
基板上に有する半導体装置を製造する過程において、そ
れぞれの導電型のトランジスタが形成される領域ごと
に、チャネルストッパ用イオン注入と、しきい値電圧調
整用のイオン注入とを別々に行っており、レジスト膜に
よるマスクパターン工程の増大が課題であった。
来例でも、異種導電タイプのトランジスタを同一半導体
基板上に有する半導体装置を製造する過程において、そ
れぞれの導電型のトランジスタが形成される領域ごと
に、チャネルストッパ用イオン注入と、しきい値電圧調
整用のイオン注入とを別々に行っており、レジスト膜に
よるマスクパターン工程の増大が課題であった。
【０００９】本発明は、このような実状に鑑みてなさ
れ、レジスト膜によるマスク工程の削減およびイオン注
入工程の削減を図ることができる半導体装置の製造方法
を提供することを目的とする。
れ、レジスト膜によるマスク工程の削減およびイオン注
入工程の削減を図ることができる半導体装置の製造方法
を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体装置の製造方法は、選択酸化に
よる素子分離領域を形成する前に、半導体基板の表面
に、第１トランジスタのチャネルストッパ用イオン注入
を行う工程と、その後、素子分離パターンに対応して、
半導体基板の表面を選択酸化し、素子分離領域を形成す
る工程とを有し、上記選択酸化時に、上記イオン注入時
にイオン注入された不純物が、素子分離領域下部で拡散
し、第１トランジスタに対して狭チャネル効果を積極的
に引き起こし、第１トランジスタのしきい値電圧を高め
に調整することを特徴とする。
に、本発明に係る半導体装置の製造方法は、選択酸化に
よる素子分離領域を形成する前に、半導体基板の表面
に、第１トランジスタのチャネルストッパ用イオン注入
を行う工程と、その後、素子分離パターンに対応して、
半導体基板の表面を選択酸化し、素子分離領域を形成す
る工程とを有し、上記選択酸化時に、上記イオン注入時
にイオン注入された不純物が、素子分離領域下部で拡散
し、第１トランジスタに対して狭チャネル効果を積極的
に引き起こし、第１トランジスタのしきい値電圧を高め
に調整することを特徴とする。
【００１１】本発明では、上記選択酸化工程後に、第２
トランジスタの形成領域にのみ、上記第１トランジスタ
のチャネルストッパ用イオン注入時に導入された不純物
を補償して、第２トランジスタ形成領域に、第２トラン
ジスタのためのチャネルストッパ領域を形成するための
イオン注入工程をさらに有することが好ましい。
トランジスタの形成領域にのみ、上記第１トランジスタ
のチャネルストッパ用イオン注入時に導入された不純物
を補償して、第２トランジスタ形成領域に、第２トラン
ジスタのためのチャネルストッパ領域を形成するための
イオン注入工程をさらに有することが好ましい。
【００１２】
【作用】本発明に係る半導体装置の製造方法では、選択
酸化による素子分離領域（ＬＯＣＯＳ）を形成する前
に、半導体基板の表面に、第１トランジスタのチャネル
ストッパ用イオン注入を行う。そのため、第１トランジ
スタの形成領域では、ＬＯＣＯＳ下部へのチャネルスト
ッパ用不純物の拡散が期待でき、第１トランジスタ形成
領域のＬＯＣＯＳ幅を最適化すれば、狭チャネル効果を
積極的に利用し、第１トランジスタのしきい値電圧が上
昇させ、しきい値電圧調整用のイオン注入を別途行う必
要がなくなる。
酸化による素子分離領域（ＬＯＣＯＳ）を形成する前
に、半導体基板の表面に、第１トランジスタのチャネル
ストッパ用イオン注入を行う。そのため、第１トランジ
スタの形成領域では、ＬＯＣＯＳ下部へのチャネルスト
ッパ用不純物の拡散が期待でき、第１トランジスタ形成
領域のＬＯＣＯＳ幅を最適化すれば、狭チャネル効果を
積極的に利用し、第１トランジスタのしきい値電圧が上
昇させ、しきい値電圧調整用のイオン注入を別途行う必
要がなくなる。
【００１３】したがって、本発明では、第１トランジス
タのしきい値電圧調整用のイオン注入工程およびそのた
めのレジスト膜のパターニング工程を省略することがで
きる。また、本発明では、チャネルストップ用イオン注
入を、専用のマスクパターンを有するレジスト膜を使用
することなく行うことができ、レジスト膜の形成および
パターニング工程の削減を図ることができる。
タのしきい値電圧調整用のイオン注入工程およびそのた
めのレジスト膜のパターニング工程を省略することがで
きる。また、本発明では、チャネルストップ用イオン注
入を、専用のマスクパターンを有するレジスト膜を使用
することなく行うことができ、レジスト膜の形成および
パターニング工程の削減を図ることができる。
【００１４】第１トランジスタのチャネルストッパ用イ
オン注入工程では、その不純物が、第２トランジスタ形
成領域にも導入される。そこで本発明では、ＬＯＣＯＳ
形成後に、第１トランジスタのチャネルストッパ用イオ
ン注入時に導入された不純物を補償するように、第２ト
ランジスタ形成領域に、第２トランジスタのためのチャ
ネルストッパ領域を形成するためのイオン注入を行うこ
とが望ましい。
オン注入工程では、その不純物が、第２トランジスタ形
成領域にも導入される。そこで本発明では、ＬＯＣＯＳ
形成後に、第１トランジスタのチャネルストッパ用イオ
ン注入時に導入された不純物を補償するように、第２ト
ランジスタ形成領域に、第２トランジスタのためのチャ
ネルストッパ領域を形成するためのイオン注入を行うこ
とが望ましい。
【００１５】この第２トランジスタのためのチャネルス
トッパ用イオン注入は、第２トランジスタの短チャネル
効果を抑制する作用もある。また、このイオン注入の際
に用いたレジストパターンを用いて、第２トランジスタ
のしきい値電圧調整用のイオン注入を引続き行うことが
できる。この点でも、レジスト膜によるマスクパターン
形成工程の削減に寄与する。
トッパ用イオン注入は、第２トランジスタの短チャネル
効果を抑制する作用もある。また、このイオン注入の際
に用いたレジストパターンを用いて、第２トランジスタ
のしきい値電圧調整用のイオン注入を引続き行うことが
できる。この点でも、レジスト膜によるマスクパターン
形成工程の削減に寄与する。
【００１６】ＤＲＡＭのメモリセル駆動用トランジスタ
は、そのしきい値電圧を高めに設定する必要があること
から、本発明では、第１トランジスタが、ＤＲＡＭのメ
モリセル用駆動トランジスタであり、第２トランジスタ
が、周辺回路のトランジスタである場合に、特に有効で
ある。また、本発明では、狭チャネル効果を積極的に利
用しているので、第１トランジスタのチャネル幅が０．
７μｍ以下である場合に特に有効である。
は、そのしきい値電圧を高めに設定する必要があること
から、本発明では、第１トランジスタが、ＤＲＡＭのメ
モリセル用駆動トランジスタであり、第２トランジスタ
が、周辺回路のトランジスタである場合に、特に有効で
ある。また、本発明では、狭チャネル効果を積極的に利
用しているので、第１トランジスタのチャネル幅が０．
７μｍ以下である場合に特に有効である。
【００１７】
【実施例】以下、本発明に係る半導体装置の製造方法
を、図面に示す実施例に基づき、詳細に説明する。図１
（Ａ）〜（Ｄ）は本発明の一実施例に係るＤＲＡＭの製
造方法を示す工程図である。
を、図面に示す実施例に基づき、詳細に説明する。図１
（Ａ）〜（Ｄ）は本発明の一実施例に係るＤＲＡＭの製
造方法を示す工程図である。
【００１８】以下の実施例では、本発明に係る半導体装
置の製造方法を、ＤＲＡＭの製造方法について適用した
場合を一例として説明するが、本発明の製造方法は、Ｄ
ＲＡＭの製造方法に限定されない。本実施例では、図１
（Ａ）に示すように、たとえば単結晶シリコンウェーハ
などで構成される半導体基板２０をまず準備する。一般
にＤＲＡＭでは、メモリセル領域の駆動トランジスタが
Ｎ型ＭＯＳトランジスタで構成され、周辺回路領域のト
ランジスタが、Ｐ型及びＮ型ＭＯＳトランジスタで構成
される。そこで、同一半導体基板の表面に、ＤＲＡＭの
メモリセル領域と周辺回路領域とを形成するために、一
般的にはＰ型半導体基板を用い、周辺回路領域ＳのＰ型
ＭＯＳ形成領域にＮ型拡散層のＮウェル領域を形成す
る。また、周辺回路領域ＳのＮ型ＭＯＳ形成領域にはＰ
型拡散層で構成されるＰウェル領域を形成する。これら
ウェル領域は、イオン注入法により形成されるが、ウェ
ル領域を形成するためのイオン注入は、後述するＬＯＣ
ＯＳ形成前またはＬＯＣＯＳ形成後でも良い。
置の製造方法を、ＤＲＡＭの製造方法について適用した
場合を一例として説明するが、本発明の製造方法は、Ｄ
ＲＡＭの製造方法に限定されない。本実施例では、図１
（Ａ）に示すように、たとえば単結晶シリコンウェーハ
などで構成される半導体基板２０をまず準備する。一般
にＤＲＡＭでは、メモリセル領域の駆動トランジスタが
Ｎ型ＭＯＳトランジスタで構成され、周辺回路領域のト
ランジスタが、Ｐ型及びＮ型ＭＯＳトランジスタで構成
される。そこで、同一半導体基板の表面に、ＤＲＡＭの
メモリセル領域と周辺回路領域とを形成するために、一
般的にはＰ型半導体基板を用い、周辺回路領域ＳのＰ型
ＭＯＳ形成領域にＮ型拡散層のＮウェル領域を形成す
る。また、周辺回路領域ＳのＮ型ＭＯＳ形成領域にはＰ
型拡散層で構成されるＰウェル領域を形成する。これら
ウェル領域は、イオン注入法により形成されるが、ウェ
ル領域を形成するためのイオン注入は、後述するＬＯＣ
ＯＳ形成前またはＬＯＣＯＳ形成後でも良い。
【００１９】半導体基板２０の表面に、選択酸化による
素子分離領域（ＬＯＣＯＳ）を形成するために、．実施
例では、図１（Ａ）に示すように、Ｐｏｌｙバッファー
ドＬＯＣＯＳプロセスを採用している。このプロセスで
は、半導体基板２０の表面に、酸化シリコン層２４、ポ
リシリコン層２６および酸化シリコン層２８を形成後、
その上に窒化シリコン層３０を低圧ＣＶＤ法により形成
する。
素子分離領域（ＬＯＣＯＳ）を形成するために、．実施
例では、図１（Ａ）に示すように、Ｐｏｌｙバッファー
ドＬＯＣＯＳプロセスを採用している。このプロセスで
は、半導体基板２０の表面に、酸化シリコン層２４、ポ
リシリコン層２６および酸化シリコン層２８を形成後、
その上に窒化シリコン層３０を低圧ＣＶＤ法により形成
する。
【００２０】本実施例では、メモリセル領域Ｍ（第１ト
ランジスタとしてのＮ型ＭＯＳトランジスタが形成され
る領域）および周辺回路領域（第２トランジスタとして
のＰ型ＭＯＳトランジスタが形成される領域）で、素子
分離パターンに対応して、窒化シリコン層３０を同時に
パターン加工する。その後、メモリセル領域ＭのＮ型Ｍ
ＯＳトランジスタのためのチャネルストッパ用イオン注
入を、マスクレスで、半導体基板２０の全面に行う。こ
のイオン注入時には、不純物としてＢまたはＢＦ2 など
を用い、２×１０13〜１×１０14ｃｍ-2のドーズ量、２
０〜８０ＫｅＶの条件で行う。このイオン注入の条件
は、チャネルストッパ領域による素子分離特性を損なわ
ないことを最低条件として、できる限り不純物濃度が低
いチャネルストッパ領域が形成されるように決定され
る。
ランジスタとしてのＮ型ＭＯＳトランジスタが形成され
る領域）および周辺回路領域（第２トランジスタとして
のＰ型ＭＯＳトランジスタが形成される領域）で、素子
分離パターンに対応して、窒化シリコン層３０を同時に
パターン加工する。その後、メモリセル領域ＭのＮ型Ｍ
ＯＳトランジスタのためのチャネルストッパ用イオン注
入を、マスクレスで、半導体基板２０の全面に行う。こ
のイオン注入時には、不純物としてＢまたはＢＦ2 など
を用い、２×１０13〜１×１０14ｃｍ-2のドーズ量、２
０〜８０ＫｅＶの条件で行う。このイオン注入の条件
は、チャネルストッパ領域による素子分離特性を損なわ
ないことを最低条件として、できる限り不純物濃度が低
いチャネルストッパ領域が形成されるように決定され
る。
【００２１】次に、所定パターンの窒化シリコン層３０
を用いた選択酸化法により、半導体基板２０の表面に、
図１（Ｂ）に示すように、素子分離領域（ＬＯＣＯＳ）
３４を形成する。ＬＯＣＯＳ３４の膜厚は、特に限定さ
れないが、たとえば３５０ｎｍ以上であり、その場合の
バーズビークは片側で０．１８μｍ以上となる。ＬＯＣ
ＯＳ３４を形成するための熱処理条件は、特に限定され
ないが、たとえば８５０〜９００℃程度のパイロ酸化処
理である。
を用いた選択酸化法により、半導体基板２０の表面に、
図１（Ｂ）に示すように、素子分離領域（ＬＯＣＯＳ）
３４を形成する。ＬＯＣＯＳ３４の膜厚は、特に限定さ
れないが、たとえば３５０ｎｍ以上であり、その場合の
バーズビークは片側で０．１８μｍ以上となる。ＬＯＣ
ＯＳ３４を形成するための熱処理条件は、特に限定され
ないが、たとえば８５０〜９００℃程度のパイロ酸化処
理である。
【００２２】なお、図１（Ｂ）は、ＬＯＣＯＳ酸化後
に、窒化シリコン層を除去した状態を示す。ＬＯＣＯＳ
酸化のための熱処理により、ＬＯＣＯＳ３４の下部に
は、図１（Ａ）に示す工程で注入した不純物が拡散し、
Ｎ型ＭＯＳトランジスタのためのチャネルストッパ領域
３６が形成される。このチャネルストッパ領域３６は、
周辺回路領域Ｓにも形成されるが、Ｐ型ＭＯＳトランジ
スタのためのチャネルストッパー領域とは、反対の導電
型である。
に、窒化シリコン層を除去した状態を示す。ＬＯＣＯＳ
酸化のための熱処理により、ＬＯＣＯＳ３４の下部に
は、図１（Ａ）に示す工程で注入した不純物が拡散し、
Ｎ型ＭＯＳトランジスタのためのチャネルストッパ領域
３６が形成される。このチャネルストッパ領域３６は、
周辺回路領域Ｓにも形成されるが、Ｐ型ＭＯＳトランジ
スタのためのチャネルストッパー領域とは、反対の導電
型である。
【００２３】次に、本実施例では、図１（Ｃ）に示すよ
うに、レジスト膜４２により、Ｎ型ＭＯＳトランジスタ
が形成されるメモリセル領域Ｍをマスクし、Ｐ型ＭＯＳ
トランジスタが形成される周辺回路領域Ｓにのみ、ＬＯ
ＣＯＳ３４の上から、高エネルギーでPhos+ をイオン注
入する。
うに、レジスト膜４２により、Ｎ型ＭＯＳトランジスタ
が形成されるメモリセル領域Ｍをマスクし、Ｐ型ＭＯＳ
トランジスタが形成される周辺回路領域Ｓにのみ、ＬＯ
ＣＯＳ３４の上から、高エネルギーでPhos+ をイオン注
入する。
【００２４】このイオン注入により、周辺回路領域Ｓに
おいて、ＬＯＣＯＳ３４下部に形成された（Ｎ型ＭＯＳ
トランジスタのための）チャネルストッパ領域３６を補
償し、Ｐ型ＭＯＳトランジスタのためのチャネルストッ
パ領域３７をＬＯＣＯＳ３４の下部に形成することがで
きる。
おいて、ＬＯＣＯＳ３４下部に形成された（Ｎ型ＭＯＳ
トランジスタのための）チャネルストッパ領域３６を補
償し、Ｐ型ＭＯＳトランジスタのためのチャネルストッ
パ領域３７をＬＯＣＯＳ３４の下部に形成することがで
きる。
【００２５】図１（Ｂ）に示す工程でＬＯＣＯＳ３４の
下部に形成されたチャネルストッパ領域３６は、ＬＯＣ
ＯＳ熱酸化によって不純物濃度が低下していることか
ら、図１（Ｃ）に示すイオン注入工程により容易に補償
することができる。図１（Ｃ）に示す工程で行われるイ
オン注入条件としては、特に限定されないが、たとえば
１×１０12〜５×１０12のドーズ量、２００〜３００Ｋ
ｅＶの条件である。
下部に形成されたチャネルストッパ領域３６は、ＬＯＣ
ＯＳ熱酸化によって不純物濃度が低下していることか
ら、図１（Ｃ）に示すイオン注入工程により容易に補償
することができる。図１（Ｃ）に示す工程で行われるイ
オン注入条件としては、特に限定されないが、たとえば
１×１０12〜５×１０12のドーズ量、２００〜３００Ｋ
ｅＶの条件である。
【００２６】図１（Ｃ）に示すイオン注入により、Ｐ型
ＭＯＳトランジスタの短チャネル効果を防止する機能も
有する。なお、このＰ型ＭＯＳトランジスタのためのチ
ャネルストッパ形成用イオン注入と、短チャネル効果防
止のためのイオン注入とは、同一のレジスト膜４２を用
いて、二回に分けて行うこともできる。また、その後、
低エネルギーで、Ｂ+ をイオン注入し、Ｐ型ＭＯＳトラ
ンジスタのしきい値電圧を調節する。そのイオン注入条
件としては、特に限定されないが、たとえば１×１０12
〜４×１０12のドーズ量、１５〜２５ＫｅＶの条件であ
る半導体基板２０がＰ型半導体基板である場合には、図
１（Ｃ）に示すチャネルストッパ用イオン注入工程の前
に、周辺回路領域ＳにＮウェル領域形成のためのイオン
注入を行うこともできる。そのイオン注入条件は、特に
限定されないが、たとえば不純物としてＰ+ を用い、１
×１０13〜３×１０13のドーズ量、６００〜１０００Ｋ
ｅＶの条件である。
ＭＯＳトランジスタの短チャネル効果を防止する機能も
有する。なお、このＰ型ＭＯＳトランジスタのためのチ
ャネルストッパ形成用イオン注入と、短チャネル効果防
止のためのイオン注入とは、同一のレジスト膜４２を用
いて、二回に分けて行うこともできる。また、その後、
低エネルギーで、Ｂ+ をイオン注入し、Ｐ型ＭＯＳトラ
ンジスタのしきい値電圧を調節する。そのイオン注入条
件としては、特に限定されないが、たとえば１×１０12
〜４×１０12のドーズ量、１５〜２５ＫｅＶの条件であ
る半導体基板２０がＰ型半導体基板である場合には、図
１（Ｃ）に示すチャネルストッパ用イオン注入工程の前
に、周辺回路領域ＳにＮウェル領域形成のためのイオン
注入を行うこともできる。そのイオン注入条件は、特に
限定されないが、たとえば不純物としてＰ+ を用い、１
×１０13〜３×１０13のドーズ量、６００〜１０００Ｋ
ｅＶの条件である。
【００２７】本実施例では、Ｎ型ＭＯＳトランジスタが
形成されるメモリセル領域Ｍでは、しきい値電圧調整用
のイオン注入を特別に行う必要はない。その理由を次に
示す。ＤＲＡＭのメモリセルを構成する駆動トランジス
タは、キャパシタに貯えられた電荷のリークを極力抑え
なければならない。そのため、駆動トランジスタのしき
い値電圧Ｖthは、サブスレショルドリークを考え、少し
高めに設定する必要がある。メモリセルの駆動トランジ
スタは、高集積化などの要請から、チャネル幅が最小寸
法で構成されることが通常である。このチャネル幅は、
たとえば０．７μｍ以下である。
形成されるメモリセル領域Ｍでは、しきい値電圧調整用
のイオン注入を特別に行う必要はない。その理由を次に
示す。ＤＲＡＭのメモリセルを構成する駆動トランジス
タは、キャパシタに貯えられた電荷のリークを極力抑え
なければならない。そのため、駆動トランジスタのしき
い値電圧Ｖthは、サブスレショルドリークを考え、少し
高めに設定する必要がある。メモリセルの駆動トランジ
スタは、高集積化などの要請から、チャネル幅が最小寸
法で構成されることが通常である。このチャネル幅は、
たとえば０．７μｍ以下である。
【００２８】このため、図１（Ａ）に示す工程でイオン
注入された、Ｎ型ＭＯＳトランジスタ（メモリセルの駆
動トランジスタ）のチャネルストッパとして機能する不
純物は、ＬＯＣＯＳ３２の下部から、アクティブ層（ト
ランジスタが形成される部分）側に拡散し、実質的な基
板表面不純物濃度を上げ、駆動トランジスタのしきい値
電圧を上昇させる効果（狭チャネル効果）を有する。
注入された、Ｎ型ＭＯＳトランジスタ（メモリセルの駆
動トランジスタ）のチャネルストッパとして機能する不
純物は、ＬＯＣＯＳ３２の下部から、アクティブ層（ト
ランジスタが形成される部分）側に拡散し、実質的な基
板表面不純物濃度を上げ、駆動トランジスタのしきい値
電圧を上昇させる効果（狭チャネル効果）を有する。
【００２９】したがって、メモリセル領域Ｍ内の駆動ト
ランジスタであるＮ型ＭＯＳトランジスタのＬＯＣＯＳ
３２の幅を最適化しておけば、駆動トランジスタのしき
い値電圧調整を特別に行うことはない。すなわち、図１
（Ａ）に示すＮ型ＭＯＳトランジスタのためのチャネル
ストッパ用イオン注入により、駆動トランジスタ（Ｎ型
ＭＯＳトランジスタ）のためのしきい値電圧調整用イオ
ン注入を兼ねることができる。
ランジスタであるＮ型ＭＯＳトランジスタのＬＯＣＯＳ
３２の幅を最適化しておけば、駆動トランジスタのしき
い値電圧調整を特別に行うことはない。すなわち、図１
（Ａ）に示すＮ型ＭＯＳトランジスタのためのチャネル
ストッパ用イオン注入により、駆動トランジスタ（Ｎ型
ＭＯＳトランジスタ）のためのしきい値電圧調整用イオ
ン注入を兼ねることができる。
【００３０】図１（Ｃ）に示す工程後は、図１（Ｄ）に
示すように、常法のＤＲＡＭ製造プロセスに従い、ＤＲ
ＡＭ用メモリセルおよび周辺回路を形成する。すなわ
ち、半導体基板２０の表面に、酸化シリコン層などで構
成されるゲート絶縁層３８，４０を形成し、その上に、
ゲート電極４４，４６を形成する。ゲート電極４４，４
６は、ＣＶＤ法により成膜されるポリシリコン層などで
構成される。
示すように、常法のＤＲＡＭ製造プロセスに従い、ＤＲ
ＡＭ用メモリセルおよび周辺回路を形成する。すなわ
ち、半導体基板２０の表面に、酸化シリコン層などで構
成されるゲート絶縁層３８，４０を形成し、その上に、
ゲート電極４４，４６を形成する。ゲート電極４４，４
６は、ＣＶＤ法により成膜されるポリシリコン層などで
構成される。
【００３１】次に、ゲート電極４４，４６の上から、半
導体基板２０の表面に対しイオン注入を行い、ゲート電
極４４，４６に対して、自己整合的にソース・ドレイン
領域４８ａ，４８ｂ，５０を形成する。図１（Ｃ）に示
す工程でイオン注入されたチャネルストッパのための不
純物は、ソース・ドレイン領域形成のための熱処理によ
り拡散して活性化される。なお、メモリセル領域Ｍに形
成される駆動トランジスタのためのソース・ドレイン領
域４８ａ，４８ｂは、Ｎ型不純物拡散層であり、周辺回
路領域Ｓに形成されるトランジスタのためのソース・ド
レイン領域領域５０は、Ｐ型不純物拡散層であり、これ
らを形成するためのイオン注入は、メモリセル領域Ｍと
周辺回路領域Ｓとで打ち分けられる。
導体基板２０の表面に対しイオン注入を行い、ゲート電
極４４，４６に対して、自己整合的にソース・ドレイン
領域４８ａ，４８ｂ，５０を形成する。図１（Ｃ）に示
す工程でイオン注入されたチャネルストッパのための不
純物は、ソース・ドレイン領域形成のための熱処理によ
り拡散して活性化される。なお、メモリセル領域Ｍに形
成される駆動トランジスタのためのソース・ドレイン領
域４８ａ，４８ｂは、Ｎ型不純物拡散層であり、周辺回
路領域Ｓに形成されるトランジスタのためのソース・ド
レイン領域領域５０は、Ｐ型不純物拡散層であり、これ
らを形成するためのイオン注入は、メモリセル領域Ｍと
周辺回路領域Ｓとで打ち分けられる。
【００３２】メモリセル領域Ｍでは、ゲート電極４４、
ゲート絶縁層３８およびソース・ドレイン領域４８ａ，
４８ｂが、駆動トランジスタとなるＮ型ＭＯＳトランジ
スタを構成する。また、周辺回路領域Ｓでは、ゲート電
極４６、ゲート絶縁層４０およびソース・ドレイン領域
５０が、Ｐ型ＭＯＳトランジスタを構成する。
ゲート絶縁層３８およびソース・ドレイン領域４８ａ，
４８ｂが、駆動トランジスタとなるＮ型ＭＯＳトランジ
スタを構成する。また、周辺回路領域Ｓでは、ゲート電
極４６、ゲート絶縁層４０およびソース・ドレイン領域
５０が、Ｐ型ＭＯＳトランジスタを構成する。
【００３３】ソース・ドレイン領域４８ａ，４８ｂ，５
０を形成した後には、ゲート電極４４，４６の上に、第
１層間絶縁膜５２を成膜する。第１層間絶縁膜５２は、
たとえばＣＶＤ法により成膜された酸化シリコン膜、窒
化シリコン膜、ＰＳＧ膜、ＢＰＳＧ膜などで構成され
る。メモリセル領域Ｍにおける第１層間絶縁膜５２に
は、ソース・ドレイン領域４８ａに対して臨むコンタク
トホールが形成され、このコンタクトホールに入り込む
ように、記憶ノード層５４が所定パターンで形成され
る。記憶ノード層５４は、たとえばＣＶＤ法により成膜
されたポリシリコン層で構成される。
０を形成した後には、ゲート電極４４，４６の上に、第
１層間絶縁膜５２を成膜する。第１層間絶縁膜５２は、
たとえばＣＶＤ法により成膜された酸化シリコン膜、窒
化シリコン膜、ＰＳＧ膜、ＢＰＳＧ膜などで構成され
る。メモリセル領域Ｍにおける第１層間絶縁膜５２に
は、ソース・ドレイン領域４８ａに対して臨むコンタク
トホールが形成され、このコンタクトホールに入り込む
ように、記憶ノード層５４が所定パターンで形成され
る。記憶ノード層５４は、たとえばＣＶＤ法により成膜
されたポリシリコン層で構成される。
【００３４】記憶ノード層５４の上には、キャパシタ用
絶縁膜を介してプレート電極層５６が積層される。キャ
パシタ用絶縁膜は、たとえば酸化シリコン膜、窒化シリ
コン膜あるいはこれらの積層構造であるＯＮＯ膜などで
構成される。プレート電極層５６は、たとえばＣＶＤ法
により成膜されたポリシリコン層で構成される。記憶ノ
ード層５４、キャパシタ用絶縁層およびプレート電極層
５６が、メモリセルごとのキャパシタを構成する。
絶縁膜を介してプレート電極層５６が積層される。キャ
パシタ用絶縁膜は、たとえば酸化シリコン膜、窒化シリ
コン膜あるいはこれらの積層構造であるＯＮＯ膜などで
構成される。プレート電極層５６は、たとえばＣＶＤ法
により成膜されたポリシリコン層で構成される。記憶ノ
ード層５４、キャパシタ用絶縁層およびプレート電極層
５６が、メモリセルごとのキャパシタを構成する。
【００３５】プレート層５６の上には、第２層間絶縁膜
５８がＣＶＤ法などで成膜される。第２層間絶縁膜５８
の材質は、特に限定されず、たとえばＢＰＳＧ膜で構成
される。メモリセル領域Ｍにおいて、第２層間絶縁膜お
よび第１層間絶縁膜５２には、ビット線コンタクトを形
成するパターンで、ソース・ドレイン領域４８ｂに対し
て臨むコンタクトホールが形成され、そのコンタクトホ
ールに入り込むように、ビット線６０が第２層間絶縁膜
５８上に形成される。ビット線６０は、たとえばＣＶＤ
法で成膜されたポリシリコン層で構成される。
５８がＣＶＤ法などで成膜される。第２層間絶縁膜５８
の材質は、特に限定されず、たとえばＢＰＳＧ膜で構成
される。メモリセル領域Ｍにおいて、第２層間絶縁膜お
よび第１層間絶縁膜５２には、ビット線コンタクトを形
成するパターンで、ソース・ドレイン領域４８ｂに対し
て臨むコンタクトホールが形成され、そのコンタクトホ
ールに入り込むように、ビット線６０が第２層間絶縁膜
５８上に形成される。ビット線６０は、たとえばＣＶＤ
法で成膜されたポリシリコン層で構成される。
【００３６】ビット線６０の上には、第３層間絶縁層６
２が成膜される。第３層間絶縁層６２は、たとえばＢＰ
ＳＧ層で構成してある。第３層間絶縁層６２には、周辺
回路領域Ｓにおいて、ソース・ドレイン領域５０に臨む
コンタクトホールが形成され、リフロー熱処理後、金属
配線層６４が形成される。金属配線層６４は、たとえば
アルミニウム合金層で構成され、その下地層としてニッ
ケルなどの高融点金属層が用いられる場合がある。
２が成膜される。第３層間絶縁層６２は、たとえばＢＰ
ＳＧ層で構成してある。第３層間絶縁層６２には、周辺
回路領域Ｓにおいて、ソース・ドレイン領域５０に臨む
コンタクトホールが形成され、リフロー熱処理後、金属
配線層６４が形成される。金属配線層６４は、たとえば
アルミニウム合金層で構成され、その下地層としてニッ
ケルなどの高融点金属層が用いられる場合がある。
【００３７】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。たとえば、上述した実施例では、ＤＲＡＭ
用メモリセルとして、スタックトキャパシタ構造を採用
したが、本発明では、メモリセルの構造は特に限定され
ず、０．３５μｍＤＲＡＭ以降の主流となると考えられ
ているビット線シールド構造であっても良い。また、本
発明に係る製造方法は、ＤＲＡＭの製造方法にのみ適用
されることなく、第１導電型のチャネルを有する第１ト
ランジスタと第２導電型のチャネルを有する第２トラン
ジスタとが同一半導体基板上に形成される半導体装置の
製造方法のすべてに対して適用することができる。
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。たとえば、上述した実施例では、ＤＲＡＭ
用メモリセルとして、スタックトキャパシタ構造を採用
したが、本発明では、メモリセルの構造は特に限定され
ず、０．３５μｍＤＲＡＭ以降の主流となると考えられ
ているビット線シールド構造であっても良い。また、本
発明に係る製造方法は、ＤＲＡＭの製造方法にのみ適用
されることなく、第１導電型のチャネルを有する第１ト
ランジスタと第２導電型のチャネルを有する第２トラン
ジスタとが同一半導体基板上に形成される半導体装置の
製造方法のすべてに対して適用することができる。
【００３８】
【発明の効果】以上説明してきたように、本発明によれ
ば、第１トランジスタのしきい値電圧調整用のイオン注
入工程およびそのためのレジスト膜のパターニング工程
を省略することができる。また、本発明では、チャネル
ストップ用イオン注入を、専用のマスクパターンを有す
るレジスト膜を使用することなく行うことができ、レジ
スト膜の形成およびパターニング工程の削減を図ること
ができる。
ば、第１トランジスタのしきい値電圧調整用のイオン注
入工程およびそのためのレジスト膜のパターニング工程
を省略することができる。また、本発明では、チャネル
ストップ用イオン注入を、専用のマスクパターンを有す
るレジスト膜を使用することなく行うことができ、レジ
スト膜の形成およびパターニング工程の削減を図ること
ができる。
【００３９】ＬＯＣＯＳ形成後に、第１トランジスタの
チャネルストッパ用イオン注入時に導入された不純物を
補償するように、第２トランジスタ形成領域に、第２ト
ランジスタのためのチャネルストッパ領域を形成するた
めのイオン注入を行う本発明では、第２トランジスタの
短チャネル効果を抑制する効果もある。また、このイオ
ン注入の際に用いたレジストパターンを用いて、第２ト
ランジスタのしきい値電圧調整用のイオン注入を引続き
行うことができる。この点でも、レジスト膜によるマス
クパターン形成工程の削減に寄与する。
チャネルストッパ用イオン注入時に導入された不純物を
補償するように、第２トランジスタ形成領域に、第２ト
ランジスタのためのチャネルストッパ領域を形成するた
めのイオン注入を行う本発明では、第２トランジスタの
短チャネル効果を抑制する効果もある。また、このイオ
ン注入の際に用いたレジストパターンを用いて、第２ト
ランジスタのしきい値電圧調整用のイオン注入を引続き
行うことができる。この点でも、レジスト膜によるマス
クパターン形成工程の削減に寄与する。
【００４０】ＤＲＡＭのメモリセル駆動用トランジスタ
は、そのしきい値電圧を高めに設定する必要があること
から、本発明では、第１トランジスタが、ＤＲＡＭのメ
モリセル用駆動トランジスタであり、第２トランジスタ
が、周辺回路のトランジスタである場合に、特に有効で
ある。また、本発明では、狭チャネル効果を積極的に利
用しているので、第１トランジスタのチャネル幅が０．
７μｍ以下である場合に特に有効である。
は、そのしきい値電圧を高めに設定する必要があること
から、本発明では、第１トランジスタが、ＤＲＡＭのメ
モリセル用駆動トランジスタであり、第２トランジスタ
が、周辺回路のトランジスタである場合に、特に有効で
ある。また、本発明では、狭チャネル効果を積極的に利
用しているので、第１トランジスタのチャネル幅が０．
７μｍ以下である場合に特に有効である。
【図１】図１（Ａ）〜（Ｄ）は本発明の一実施例に係る
ＤＲＡＭの製造過程を示す概略断面図である。
ＤＲＡＭの製造過程を示す概略断面図である。
【図２】図２（Ａ），（Ｂ）は従来例に係る半導体装置
の製造過程を示す概略断面図である。
の製造過程を示す概略断面図である。
【図３】図３（Ａ），（Ｂ）は他の従来例に係る半導体
装置の製造過程を示す概略断面図である。
装置の製造過程を示す概略断面図である。
【符号の説明】 ２０… 半導体基板 ３０… 酸化シリコン層 ３２… 素子分離領域（ＬＯＣＯＳ） ３６… Ｎ型ＭＯＳトランジスタのためのチャネルスト
ッパ領域 ３７… Ｐ型ＭＯＳトランジスタのためのチャネルスト
ッパ領域 ３８，４０… ゲート絶縁層 ４４，４６… ゲート電極 ４８ａ，４８ｂ，５０… ソース・ドレイン領域 ５４… 記憶ノード層 ５６… プレート電極層 ６０… ビット線
ッパ領域 ３７… Ｐ型ＭＯＳトランジスタのためのチャネルスト
ッパ領域 ３８，４０… ゲート絶縁層 ４４，４６… ゲート電極 ４８ａ，４８ｂ，５０… ソース・ドレイン領域 ５４… 記憶ノード層 ５６… プレート電極層 ６０… ビット線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092
Claims (4)
- 【請求項１】 第１導電型のチャネルを有する第１トラ
ンジスタと第２導電型のチャネルを有する第２トランジ
スタとが同一半導体基板上に形成される半導体装置の製
造方法において、 選択酸化による素子分離領域を形成する前に、半導体基
板の表面に、第１トランジスタのチャネルストッパ用イ
オン注入を行う工程と、 その後、素子分離パターンに対応して、半導体基板の表
面を選択酸化し、素子分離領域を形成する工程とを有
し、 上記選択酸化時に、上記イオン注入時にイオン注入され
た不純物が、素子分離領域下部で拡散し、第１トランジ
スタに対して狭チャネル効果を積極的に引き起こし、第
１トランジスタのしきい値電圧を高めに調整することを
特徴とする半導体装置の製造方法。 - 【請求項２】 上記選択酸化工程後に、第２トランジス
タの形成領域にのみ、上記第１トランジスタのチャネル
ストッパ用イオン注入時に導入された不純物を補償し
て、第２トランジスタ形成領域に、第２トランジスタの
ためのチャネルストッパ領域を形成するためのイオン注
入工程をさらに有する請求項１に記載の半導体装置の製
造方法。 - 【請求項３】 上記第１トランジスタが、ＤＲＡＭのメ
モリセル用駆動トランジスタであり、第２トランジスタ
が、周辺回路のトランジスタである請求項１または２に
記載の半導体装置の製造方法。 - 【請求項４】 上記第１トランジスタのチャネル幅が
０．７μｍ以下である請求項１〜３のいずれかに記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5184239A JPH0745715A (ja) | 1993-07-26 | 1993-07-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5184239A JPH0745715A (ja) | 1993-07-26 | 1993-07-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0745715A true JPH0745715A (ja) | 1995-02-14 |
Family
ID=16149822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5184239A Pending JPH0745715A (ja) | 1993-07-26 | 1993-07-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0745715A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11214656A (ja) * | 1998-01-29 | 1999-08-06 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| WO2022130451A1 (ja) * | 2020-12-14 | 2022-06-23 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 柱状半導体装置とその製造方法 |
-
1993
- 1993-07-26 JP JP5184239A patent/JPH0745715A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11214656A (ja) * | 1998-01-29 | 1999-08-06 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| WO2022130451A1 (ja) * | 2020-12-14 | 2022-06-23 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 柱状半導体装置とその製造方法 |
| JPWO2022130451A1 (ja) * | 2020-12-14 | 2022-06-23 | ||
| TWI815211B (zh) * | 2020-12-14 | 2023-09-11 | 新加坡商新加坡優尼山帝斯電子私人有限公司 | 柱狀半導體裝置及其製造方法 |
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