JPH0745728A - 不揮発性ｅｐｒｏｍ，ｅｅｐｒｏｍ又はフラッシュｅｅｐｒｏｍメモリ、不揮発性メモリを形成するための中間構造、及びトンネル酸化物を保護する不揮発性ｅｐｒｏｍ，ｅｅｐｒｏｍ又はフラッシュｅｅｐｒｏｍメモリの製造方法 - Google Patents

不揮発性ｅｐｒｏｍ，ｅｅｐｒｏｍ又はフラッシュｅｅｐｒｏｍメモリ、不揮発性メモリを形成するための中間構造、及びトンネル酸化物を保護する不揮発性ｅｐｒｏｍ，ｅｅｐｒｏｍ又はフラッシュｅｅｐｒｏｍメモリの製造方法

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JPH0745728A
JPH0745728A JP6020548A JP2054894A JPH0745728A JP H0745728 A JPH0745728 A JP H0745728A JP 6020548 A JP6020548 A JP 6020548A JP 2054894 A JP2054894 A JP 2054894A JP H0745728 A JPH0745728 A JP H0745728A
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JP
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memory
gate region
region
control gate
semiconductor material
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JP6020548A
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Paolo G Cappelletti
パオロ・ジュゼッペ・カペレッティ
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STMicroelectronics SRL
Original Assignee
STMicroelectronics SRL
SGS Thomson Microelectronics SRL
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    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • G—PHYSICS
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
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    • H—ELECTRICITY
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/611—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using diodes as protective elements

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  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【目的】 メモリ・セル(1)の浮動ゲート領域(6)と基板
(2)の間に挿入された薄いトンネル酸化物層(8a)が光損
傷するのを保護する。 【構成】 メモリ・セル(1)の制御ゲート領域(7)と基板
(2)の間にダイオード（Ｄ）を設けた。このダイオード
（Ｄ）は、制御ゲート領域(7)をパターン化する前に適
切に形成される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、トンネル酸化物を保
護する不揮発性ＥＰＲＯＭ，ＥＥＰＲＯＭ又はフラッシ
ュＥＥＰＲＯＭに関するものである。
【０００２】上述した全てのダイプのメモリに適用でき
るが、この発明はフラッシュＥＥＰＲＯＭメモリに特に
有用である。
【０００３】
【従来の技術】フラッシュＥＥＰＲＯＭメモリは、ＥＰ
ＲＯＭの高密度及び低価格と電気的消去性の利点とを組
み合わせる電気的に消去可能でプログラマブルな読み出
し専用メモリ（ＥＥＰＲＯＭ）であり、携帯用コンピュ
ータのソリッドステート・ディスクに積極的に応用する
ために最近最も魅力的になってきた不揮発性メモリであ
る。
【０００４】種々のフラッシュ・メモリの概念が明らか
になってきたが、大抵のフラッシュ・メモリは非常に薄
い（８〜１２nm）酸化物層を用い、この薄い酸化物層を
介して各メモリ・セルはファウラーノーハイム（Fouler
−Nordheim）トンネル効果によってプログラムされ且つ
消去されることができる。従って、この薄い酸化物は
“トンネル酸化物”として知られている。
【０００５】この発明はトンネル酸化物を用いるどんな
セル構造にも適用されるが、以下の説明は、最も普通に
使用されるフラッシュＥＥＰＲＯＭセル構造すなわち２
重ポリ（double-poly）単一トランジスタ・セルについ
て行う。
【０００６】２重ポリ単一トランジスタ・フラッシュ・
セルは、普通のＥＰＲＯＭセルと良く似た構造を呈し、
且つ制御ゲート領域を定める第２の多結晶シリコン層に
容量結合された多結晶シリコンの浮動ゲート領域を有す
るＮＭＯＳトランジスタを備えている。２つのタイプの
セルの主な相違は浮動ゲート領域と基板の間の酸化物の
厚みにあり、これはフラッシュ・セルの方がはるかに薄
い。
【０００７】明確にするため、図１に示された断面図に
ついてフラッシュＥＥＰＲＯＭセルを説明する。図１に
おいて、１はフラッシュＥＥＰＲＯＭセルを示し、この
フラッシュＥＥＰＲＯＭセル１はこの例ではＰ型基板２
に形成される。この基板２は、基板自体に形成されたチ
ャネル領域５によって分離されたＮ+型のソース領域３
及びドレイン領域４を有する。基板２の上方には、チャ
ネル領域５と整列して浮動ゲート領域６（酸化物層８中
に完全に埋め込まれている）及び制御ゲート領域７が設
けられている。浮動ゲート領域６は薄いトンネル酸化物
層８ａによって基板２から分離され、制御ゲート領域７
は酸化物層８ｂによって浮動ゲート領域６から分離され
る。ソース領域３は基板２との間で段階付き接合を呈す
る。すなわち２つの部分で形成される。第１の部分は基
板２の大きな表面１０と対面する濃くドープされた（Ｎ
+）部分３ａであり、そして第２の部分は表面１０と対
面しない側で且つより深い所で部分３ａを囲む淡くドー
プされた（Ｎ−）部分３ｂである。
【０００８】フラッシュ・メモリの生産及び信頼性はト
ンネル酸化物の品質に極めて関係が深いことが知られて
おり、この品質はプレ酸化クリーニング及び酸化法自体
に依存するのみならず、ポスト酸化法工程によっても強
く影響される。
【０００９】全ての方法工程のうち、最も重要なのは、
ウェーハを光損傷させる工程すなわちイオン注入、プラ
ズマ・エッチング、スパッタリング及びプラズマ増大化
化学的蒸着である。
【００１０】現在使用されているフラッシュＥＥＰＲＯ
Ｍメモリ製造方法は、トンネル酸化物の生長に続いてそ
のような工程を極めて多数有している。
【００１１】一般にインプロセス（in-process）光に受
容されたモデルはいわゆる“アンテナ効果”であり、こ
れにより電荷は導電層に捕らえられてその電位を相当上
昇させることになるかもしれない。この現象を説明する
ため、イオン注入法及びプラズマ法は荷電粒子（電子か
イオン）のウェーハ表面との衝突を含み、従ってシリコ
ン基板から絶縁された導電性ポリシリコン層は荷電粒子
を捕らえることによって荷電され得ることに注目された
い。
【００１２】もしポリシリコン層がパターン化されない
ならば、これは静電シールドとして働く。事実、電荷は
ウェーハの全面に等しく分布させられ、従って低電界を
生じる。また、イオン注入の場合にはビームが局限され
るので、全電荷密度は低い。加えて、ウェーハを保持す
る金属製グリップは捕らえた荷電粒子を少なくとも一部
除去するための放電線として働き得るので、ポリシリコ
ンの下層の誘電層には少しの危険しかない。
【００１３】他方、もしポリシリコン層がパターン化さ
れて“島”すなわちポリシリコン層の残部から電気的に
絶縁され且つゲート領域の場合のように薄い酸化物層に
よって基板から分離された区域を備えているならば、ポ
リシリコン層は集電区域及びその対基板容量すなわち薄
い酸化物の区域に依存する電位まで充電される。もし集
電区域と薄い酸化物の区域との比が望ましくない（高
い）ならば、ゲート領域は薄い酸化物のブレイクダウン
電圧よりも高い電位まで容易に達することができ、従っ
て酸化物が破損することになり、ひいてはデバイスの
“ゼロ・タイム”故障すなわちデバイスの使用前故障に
なるか、或は酸化物自体にトラップが形成されて酸化物
破損になり、これはデバイスの“潜在的な”故障になっ
て信頼性を損なう。
【００１４】上述したモデルはフラッシュ・セルにも適
用される。事実、幾らかの状況では制御ゲート領域と浮
動ゲート領域の容量性結合及び制御ゲート領域と浮動ゲ
ート領域を分離する誘電層に関するトンネル酸化物の低
い誘電抵抗のせいで、トンネル酸化物は破損し得る。こ
れが起こる見込みは、制御ゲートを形成するポリシリコ
ン・ストリップによって定められた広い集電区域及び各
セルのトンネル酸化物の小さな面積に鑑みて、大きすぎ
る。その結果、制御ゲート領域がその結合係数によって
除算されたトンネル酸化物ブレイクダウン電圧よりも高
い電位まで充電される場合に、トンネル酸化物は破壊な
いし破損し得る。
【００１５】
【発明が解決しようとする課題】現在、上述したような
“アンテナ効果”を最小にすることの唯一の方法は、ウ
ェーハを、大電流注入の場合に、イオン・ビームによっ
て生じられた正の電荷を補償するために電子“シャワ
ー”に曝すことにより、或は光損傷を低減するためにプ
ラズマ・エッチング法を最適化することにより方法を変
更することである。
【００１６】しかしながら、そのような解決策は方法を
複雑にし且つ制御するのが難しい。
【００１７】この発明の目的は、トンネル酸化物のポス
ト酸化によるインプロセス光損傷を防止すると同時に、
既知の解決策の欠点を除去することである。
【００１８】
【課題を解決するための手段】この発明によれば、特許
請求の範囲の請求項１に請求されたような、トンネル酸
化物を保護する不揮発性ＥＰＲＯＭ，ＥＥＰＲＯＭ又は
フラッシュＥＥＰＲＯＭメモリが提供される。
【００１９】この発明はまた、請求項９に請求されたよ
うな、トンネル酸化物を保護する不揮発性ＥＰＲＯＭ，
ＥＥＰＲＯＭ又はフラッシュＥＥＰＲＯＭメモリの製造
方法に関する。
【００２０】
【実施例】この発明の望ましい実施例を添付図面につい
て説明する。図２において、１５はフラッシュＥＥＰＲ
ＯＭメモリ・アレイであって、多数のセル１を備え、各
セル１が図１に断面図で示した構造を持っている。周知
の態様により、セル１は、行及び列に配置され、且つア
レイの行を定めるワード・ラインＷＬ０−ＷＬ２に接続
された制御ゲート領域、アレイの列を定めるビット・ラ
インＢＬ０−ＢＬ３に接続されたドレイン領域、及びソ
ース・ラインＳＬ（ワード・ラインに並列である）に接
続されたソース領域を提供する。
【００２１】この発明によれば、セル１の制御ゲート領
域と基板２の間にダイオードＤが挿入され、電荷を放電
させる。こうしないと、制御ゲート領域の電位は危険な
程高くなる。
【００２２】特に図２では、各ワード・ラインＷＬ０，
ＷＬ１，・・・はダイオードＤのカソードに接続され、
そのアノードは図２ではアース記号で示された基板２に
接続されている。
【００２３】ダイオードＤは図３の断面図（図１の断面
図とは垂直）に示すように実施されることができ、同一
部品は図１及び図２と同じ符号で示す。
【００２４】図３は、メモリ・アレイ１５の、ダイオー
ドＤの隣の１本のラインの最後のセル１の断面図であ
り、且つＰ型基板２と、２個の厚いフィールド酸化物領
域２０（その一方がセル１をダイオードＤから分離す
る）によって定められたチャネル領域５と、薄いトンネ
ル酸化物層８ａと、浮動ゲート領域６を定める多結晶シ
リコン層２１と、酸化物層８ｂを定める誘電材料の層２
２と、セル１の制御ゲート領域７及びワード・ラインＷ
Ｌを定める多結晶シリコン層２３及びシリサイド（ＷＳ
ｉ2）層２４と、誘電材料層２２と共に図１の酸化物層
８の外側部分を定める厚い酸化物層２５とを示す。
【００２５】図３に示したように、基板２にはＮ+型領
域２９もあり、このＮ+型領域２９はフィールド酸化物
領域２０によって囲まれ且つ基板２の大きな表面１０と
対面している。この場合、表面１０は、ワード・ライン
ＷＬを定める多結晶シリコン層２３及びシリサイド層２
４と電気的に接触している。同一ワード・ラインＷＬの
セル１の制御ゲート領域７にＮ+型領域２９を電気的に
接続するために、多結晶シリコン層２３及びシリサイド
層２４は周知のメモリと比較して更に延ばされる。Ｎ+
型領域２９は基板２とＰＮジャンクションを形成し且つ
ダイオードＤのカソードを定める。なお、ダイオードＤ
のアノードは基板２によって定められる。
【００２６】製造時、それぞれのゲート・マスクを使っ
て制御ゲート領域７をパターニングする前にダイオード
Ｄを形成しなければならない。そして所要時に有効であ
るが、メモリ・アレイ１５の正常な動作を妨げないよう
に、プロセス・パラメータはダイオードＤのブレイクダ
ウン電圧がセル１の動作条件と適正に一致されるように
選択されなければならない。もう少し詳しく云えば、ダ
イオードＤのブレイクダウン電圧は、プログラミング中
制御ゲート領域７に印加される最高電圧よりも高く且つ
制御ゲート領域７の結合係数によって除算されたトンネ
ル酸化物ブレイクダウン電圧よりも低くなければならな
い。
【００２７】一例として、図４〜図９はダイオードＤを
含むメモリ・アレイ１５を形成するための多数の製造工
程を示す。この方法は、図４に示されるように、メモリ
・セルのトンネル酸化物の生長まで普通の方法における
のと同じ工程を提供する。なお、図４には、Ｐ型基板
２、フィールド酸化物領域２０及びトンネル酸化物層８
ａが示されている。活性区域マスクは、もちろんダイオ
ードＤの活性区域を提供するために少し変更されなけれ
ばならない。この点で、第１の多結晶シリコン（ポリシ
リコン）層２１が被着され且つ周知の方法におけるよう
にパターン化される。この場合、特に多結晶シリコン層
２１はダイオードＤが形成されるべき活性区域から除去
されて、図５に示された構造になる。次に誘電材料層２
２が被着され且つダイオード区域からこれを除去するよ
うにパターン化される。この工程では、ダイオードの活
性区域上の薄いトンネル酸化物層８ａはエッチングされ
て図６に示したように除去される。
【００２８】この工程に続いて、メモリ・アレイの制御
回路の周辺トランジスタ（図示しない）のゲート酸化が
行われ、ダイオードの活性区域上に酸化物層３２を形成
させる（図７）。この酸化物層３２は、その後メモリ・
アレイ全体及び回路トランジスタをカバーするマスク３
３を使って除去される（図８）。
【００２９】第２の多結晶シリコン層２３が被着され且
つ矢印３４で示したように通常の仕方でドープされる。
そして用いられたドープ種はダイオードの活性区域にお
いて基板２の内側に侵入してＮ+型領域２９を作る（図
９）。この時点でダイオードＤは完成され且つ多結晶シ
リコン層２３からの余計な電荷を除去する。残りの工程
はシリサイド層２４を被着すること（図３）、回路トラ
ンジスタ及びセルのゲート領域をパターン化すること、
ドレイン領域及びソース領域を形成すること、並びに保
護層及び接続を形成することから成る普通の工程（図示
しない）である。
【００３０】
【発明の効果】ダイオードは、従って各セルの制御ゲー
ト領域がトンネル酸化物層を損傷し得る電位に達するの
を防止する。そのような電位に達する前に、事実、ダイ
オードは導通して過剰な電荷を放電させ、これは基板の
電位を上昇させることになり、従って制御ゲート領域の
安全な最高電位を確保する。シリサイド層と共に制御ゲ
ート領域を形成する多結晶シリコン層をパターン化する
前にダイオードが形成されるので、ダイオードは多結晶
シリコン層の電位を上昇させることになり得る重要な工
程を行う前に有効である。
【００３１】この発明に係る解決策は、従って極めて簡
単な仕方で薄いトンネル酸化物層の損傷又は破壊に関す
る問題を解決する。その上、ダイオードＤを設けること
による全体としてのメモリの面積の増大は、同一のワー
ド・ラインに接続された全てのセルに対して１個のダイ
オードで充分なので無視できる。
【００３２】製造方法について云えば、埋め込み型コン
タクトを使用できない場合は、マスクを１個余分に使用
するだけでダイオードを形成でき、且つ上述したように
周知の極めて制御可能な工程を使用してメモリ・アレイ
と同時にダイオードを製造することができる。
【００３３】当業者には明らかなように、この発明の範
囲から逸脱することなく、ここに例示して説明したよう
なメモリに種々変更を加えることができる。特に、上述
した解決策は他のタイプのメモリ・セルが薄いトンネル
酸化物層を有するならばそのようなメモリ・セルにも適
用できる。
【図面の簡単な説明】
【図１】周知のフラッシュＥＥＰＲＯＭセルを示す断面
図である。
【図２】この発明に係るフラッシュＥＥＰＲＯＭメモリ
・アレイを示す等価回路図である。
【図３】この発明に係るメモリの、図１の線Ａ−Ａでの
断面図である。
【図４】メモリ製造工程の第１段階での、図３と同様な
断面図である。
【図５】第２段階での断面図である。
【図６】第３段階での断面図である。
【図７】第４段階での断面図である。
【図８】第５段階での断面図である。
【図９】第６段階での断面図である。
【符号の説明】
１ メモリ・セル ２ 基板 ６ 浮動ゲート領域 ７ 制御ゲート領域 ８ａ トンネル酸化物層 Ｄ ダイオード ２０ フィールド酸化物領域 ２１，２３ 多結晶シリコン層 ２２ 誘電材料層 ２９ Ｎ+型領域
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 (54)【発明の名称】 不揮発性ＥＰＲＯＭ，ＥＥＰＲＯＭ又はフラッシュＥＥＰＲＯＭメモリ、不揮発性メモリを形成 するための中間構造、及びトンネル酸化物を保護する不揮発性ＥＰＲＯＭ，ＥＥＰＲＯＭ又はフ ラッシュＥＥＰＲＯＭメモリの製造方法

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 動作電位に達せる制御ゲート領域(7)、
    浮動ゲート領域(6)、及びこの浮動ゲート領域(6)を半導
    体材料の基板(2)から分離し且つブレイクダウン電位を
    持つトンネル酸化物層(8a)を有する多数のメモリ・セル
    (1)を備え、前記制御ゲート領域(7)及び前記浮動ゲート
    領域(6)が結合係数を呈する不揮発性ＥＰＲＯＭ，ＥＥ
    ＰＲＯＭ又はフラッシュＥＥＰＲＯＭメモリにおいて、 前記制御ゲート領域(7)とアース領域(2)との間に挿入さ
    れた選択的に開路される導電路（Ｄ）を備え、この導電
    路（Ｄ）は、前記制御ゲート領域(7)が前記動作電位に
    もたらされる時に電荷の通過を阻止するために開路し、
    そして前記制御ゲート領域(7)が前記動作電位よりも高
    いが前記結合係数によって除算された前記ブレイクダウ
    ン電位よりも低い電位に達した時に前記制御ゲート領域
    (7)と前記アース領域(2)の間で電荷の通過を許可するた
    めに閉路することを特徴とするメモリ。
  2. 【請求項２】 前記導電路（Ｄ）は前記制御ゲート領域
    (7)と前記アース領域(2)の間に挿入されたダイオードで
    あることを特徴とする請求項１のメモリ。
  3. 【請求項３】 前記メモリ・セル(1)が行及び列に配置
    され、同一行の前記メモリ・セル(1)の制御ゲート領域
    (7)が半導体材料(23)の１行によって相互接続される請
    求項２のメモリにおいて、 半導体材料の各行毎に１個のダイオード（Ｄ）を備える
    ことを特徴とするメモリ。
  4. 【請求項４】 前記基板(2)が前記アース領域を定める
    ことを特徴とする請求項２又は３のメモリ。
  5. 【請求項５】 前記基板(2)がＰ型である請求項４のメ
    モリにおいて、 前記基板(2)は、前記ダイオード（Ｄ）のアノード領域
    を定め且つ前記ダイオード（Ｄ）のカソード領域を定め
    る多数のＮ型領域(29)を有し、このＮ型領域(29)は前記
    基板(2)の大きな表面(10)に対面し且つ前記制御ゲート
    領域(7)と電気的に接続されていることを特徴とするメ
    モリ。
  6. 【請求項６】 半導体材料(23)の前記各行がそれぞれ前
    記Ｎ型領域(29)と電気的に直接接触していることを特徴
    とする請求項５のメモリ。
  7. 【請求項７】 半導体材料(23)の前記行は前記半導体材
    料(23)の層が被着される第１工程により且つパターン化
    される第２工程により形成される請求項２ないし６のい
    ずれかのメモリにおいて、 前記ダイオード（Ｄ）が前記第２工程の前に形成される
    こと特徴とするメモリ。
  8. 【請求項８】 請求項１ないし７のいずれかに記載され
    たような不揮発性メモリを形成するための中間構造であ
    って、 半導体材料の基板(2)と、前記メモリ(15)の活性区域を
    定める厚い酸化物領域(20)と、メモリ・セル(1)の前記
    活性区域の上にある薄い酸化物層(8a)と、この薄い酸化
    物層(8a)の上にある半導体材料の領域(21)と、この半導
    体材料の領域(21)の上にある誘電材料層(22)と、前記構
    造の大きな表面の全体をカバーする半導体材料の非パタ
    ーン化層(23)とを備えた前記中間構造において、 前記非パターン化層(23)を前記基板(2)に接続する導電
    路(29)を備えたことを特徴とする中間構造。
  9. 【請求項９】 動作電位に達せる制御ゲート領域(7)、
    浮動ゲート領域(6)、及びこの浮動ゲート領域(6)を半導
    体材料の基板(2)から分離し且つブレイクダウン電位を
    持つトンネル酸化物層(8a)を有する多数のメモリ・セル
    (1)を備え、前記制御ゲート領域(7)及び前記浮動ゲート
    領域(6)が結合係数を呈し、トンネル酸化物を保護する
    不揮発性ＥＰＲＯＭ，ＥＥＰＲＯＭ又はフラッシュＥＥ
    ＰＲＯＭメモリの製造方法において、 前記制御ゲート領域(7)とアース領域(2)との間に挿入さ
    れて選択的に開路される導電路（Ｄ）を形成する工程を
    含み、前記導電路（Ｄ）は、前記制御ゲート領域(7)が
    前記動作電位にもたらされる時に電荷の通過を阻止する
    ために開路し、そして前記制御ゲート領域(7)が前記動
    作電位よりも高いが前記結合係数によって除算された前
    記ブレイクダウン電位よりも低い電位に達した時に前記
    制御ゲート領域(7)と前記アース領域(2)の間で電荷の通
    過を許可するために閉路することを特徴とするメモリの
    製造方法。
  10. 【請求項１０】 半導体材料の前記基板(2)に厚い酸化
    物領域(20)を形成する工程と、前記基板(2)の大きな表
    面(10)の選択した部分に薄いトンネル酸化物層(8a)を形
    成する工程と、半導体材料の第１の層(21)を被着して前
    記浮動ゲート領域(6)を形成する工程と、誘電材料の層
    (22)を被着する工程と、半導体材料の第２の層(23)を被
    着してパターン化することにより前記制御ゲート領域
    (7)を形成する工程とを含む請求項９のメモリの製造方
    法において、 前記半導体材料の第２の層(23)をパターン化する前記工
    程の前に、前記導電路（Ｄ）を形成する前記工程を行う
    ことを特徴とするメモリの製造方法。
JP6020548A 1993-02-17 1994-02-17 不揮発性ｅｐｒｏｍ，ｅｅｐｒｏｍ又はフラッシュｅｅｐｒｏｍメモリ、不揮発性メモリを形成するための中間構造、及びトンネル酸化物を保護する不揮発性ｅｐｒｏｍ，ｅｅｐｒｏｍ又はフラッシュｅｅｐｒｏｍメモリの製造方法 Pending JPH0745728A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP93830058A EP0614223B1 (en) 1993-02-17 1993-02-17 Non-volatile memory with protection diode
IT93830058.9 1993-02-17

Publications (1)

Publication Number Publication Date
JPH0745728A true JPH0745728A (ja) 1995-02-14

Family

ID=8215119

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