JPH0745743A - 回路基板及び実装構造 - Google Patents

回路基板及び実装構造

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JPH0745743A
JPH0745743A JP5186439A JP18643993A JPH0745743A JP H0745743 A JPH0745743 A JP H0745743A JP 5186439 A JP5186439 A JP 5186439A JP 18643993 A JP18643993 A JP 18643993A JP H0745743 A JPH0745743 A JP H0745743A
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JP
Japan
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circuit board
wiring
semiconductor integrated
ring
integrated circuit
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JP5186439A
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English (en)
Inventor
Norio Nakamura
典生 中村
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Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Publication date
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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    • H10W72/071—Connecting or disconnecting
    • H10W72/075—Connecting or disconnecting of bond wires
    • H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
    • H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements

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  • Wire Bonding (AREA)

Abstract

(57)【要約】 【目的】半導体集積回路装置等の、接続、結線に用いる
回路基板及び実装構造に関する。同一電位端子を効率的
に接続して信号の引き回しに影響を与えずかつノイズの
影響を最小限にする回路基板及び実装構造を提供する。 【構成】半導体集積回路装置と回路基板との接合部配線
の近傍に面状配線８若しくは環状配線を設け、同電位端
子同士の結線を面状配線若しくは環状配線を介して行う
ことを特徴とする。同一電位接続すべきアルミパッド電
極９よりワイヤーボンディング線７によって回路基板上
のワイヤーボンディング接続端子３に導かれ、さらにベ
タ面である面状配線８に接続される。 【効果】同一電位配線のために設けた数多くのスルーホ
ールの存在を最小限にする事ができるため、信号の接続
を行うための領域を確保できパターンの引き回しが容易
となる。さらに電源を間引く等の必要性もなくなりノイ
ズにも強くなる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置等
の、接続、結線に用いる回路基板及び実装構造に関す
る。
【０００２】
【従来の技術】図２は、従来技術を用いて半導体集積回
路装置（以下ＩＣ）と回路基板をワイヤーボンディング
によって接続を行った場合の平面図である。１はＩＣ、
２は引出し用アルミパッド電極、３は回路基板上に形成
されたワイヤーボンディング用接続端子、４はワイヤー
ボンディング用接続端子３より引き出されるパターン、
５は回路基板表面に形成されたパターンを裏面若しくは
内層に接続させる目的で設けるスルーホールであるが、
ここでは、特にある同一電位、例えば内層として設けた
電源層に接続するスルーホールである。６は５と異なる
同一電位、例えば内層として設けた接地層に接続するス
ルーホールである。
【０００３】そして７はアルミパッド電極２とワイヤー
ボンディング用接続端子３の間を電気的に結合させるワ
イヤーボンディング線である。ある種のＩＣは、数多く
の電極を電源に接続する必要があるためその処理は、図
２に示すごとく電源、接地の必要な箇所は、スルーホー
ルによって接続をとるのが一般的であった。
【０００４】
【発明が解決しようとする課題】しかし前述の従来技術
では、数多くのスルーホールを基板上に設ける必要があ
るため、信号の接続を行うためのパターン４の引き回し
に大きな影響を与え、時には、結線不可能に陥ることも
少なくなかった。その回避の為に電源を間引く等の方法
もとられているが、電源インピーダンスの上昇による影
響でノイズに弱くなることは避けられないという問題を
有する。そこで本発明は、そのような問題点を解決する
もので、その目的とするところは、例えば電源端子、接
地端子に代表される様な多数存在する同一電位端子を効
率的に接続して信号の引き回しに影響を与えずかつノイ
ズの影響を最小限にする回路基板及び実装構造を提供す
るところにある。
【０００５】
【課題を解決するための手段】本発明は上記課題を解決
するため、下記の手段をもつことを特徴とする。
【０００６】（手段１）本発明の回路基板は、半導体集
積回路装置と回路基板との接合部配線の近傍に面状配線
を設け、あるひとつの同電位端子同士の結線を面状配線
を介して行うことを特徴とする。
【０００７】（手段２）本発明の回路基板は、半導体集
積回路装置と回路基板との接合部配線の近傍に、あるひ
とつの同電位端子同士の結線を全周つながった、若しく
は複数個に切断された環状配線を介して行うことを特徴
とする。
【０００８】（手段３）本発明の回路基板は、半導体集
積回路装置と回路基板との接合部配線の近傍に全周つな
がった、若しくは複数個に切断された環状配線を設け、
あるひとつの同電位端子同士の結線を、この環状配線を
介して行い、さらに環状配線の内側に面状配線を設ける
ことを特徴とする。
【０００９】（手段４）本発明の回路基板は、半導体集
積回路装置と回路基板との接合部配線の近傍に全周つな
がった、若しくは複数個に切断された環状配線を設け、
あるひとつの同電位端子同士の結線を、この環状配線を
介して行い環状配線の内側にさらに環状配線を設けるこ
とを特徴とする。
【００１０】（手段５）本発明の実装構造は、半導体集
積回路装置と回路基板との接合部配線の近傍に全周つな
がった、若しくは複数個に切断された環状配線を設け、
あるひとつの同電位端子同士の結線を、この環状配線を
介して行い、さらに環状配線の内側に面状配線を設けた
回路基板上で、半導体集積回路装置と回路基板との接合
部配線のうち、前記同電位端子とは電位を異とする同電
位端子を環状配線内側に設けた面状配線と結線すること
で接続をとることを特徴とする。
【００１１】（手段６）本発明の実装構造は、半導体集
積回路装置と回路基板との接合部配線の近傍に全周つな
がった、若しくは複数個に切断された環状配線を設け、
あるひとつの同電位端子同士の結線を、この環状配線を
介して行い、さらに環状配線の内側に環状配線を設けた
回路基板上で、半導体集積回路装置と回路基板との接合
部配線のうち、前記同電位端子とは電位を異とする同電
位端子を環状配線内側に設けた環状配線と結線すること
で接続をとることを特徴とする。
【００１２】（手段７）本発明の回路基板は（手段１）
記載の回路基板で、半導体集積回路装置と回路基板との
接合部の一部若しくは全部を回路基板上に生成させた抵
抗体を介して面状配線に接続させることを特徴とする。
【００１３】（手段８）本発明の回路基板は（手段２）
記載の回路基板で、半導体集積回路装置と回路基板との
接合部の一部若しくは全部を回路基板上に生成させた抵
抗体を介して環状配線に接続させることを特徴とする。
【００１４】（手段９）本発明の回路基板は（手段３）
記載の回路基板で、半導体集積回路装置と回路基板との
接合部の一部若しくは全部を回路基板上に生成させた抵
抗体を介して面状配線に接続させることを特徴とする。
【００１５】（手段１０）本発明の回路基板は、（手段
４）記載の回路基板で、半導体集積回路装置と回路基板
との接合部の一部若しくは全部を回路基板上に生成させ
た抵抗体を介して環状配線に接続させることを特徴とす
る。
【００１６】
【実施例】図１は、（手段１）記載の本発明を用いてＩ
Ｃと回路基板をワイヤーボンディングによって接続を行
った場合の平面図である。８は（手段１）でいうところ
の面状配線、いわゆるベタ面である。９は同一電位接続
すべきアルミパッド電極でここでは接地させるべき電極
とする。電極９よりワイヤーボンディング線７によって
回路基板上のワイヤーボンディング接続端子３に導か
れ、さらに接地電位に接続されたベタ面８に接続される
ことによって電極９の同一電位接続を完了する。
【００１７】図３は、（手段２）記載の本発明を用いて
ＩＣと回路基板をワイヤーボンディングによって接続を
行った場合の平面図である。１０は、（手段２）でいう
ところの環状配線である。環状配線にすることによって
回路基板上のＩＣ接合部にも信号配線、スルーホール等
を設けることを可能にする。
【００１８】図４は、（手段３）記載の本発明を用いて
ＩＣと回路基板をワイヤーボンディングによって接続を
行った場合の平面図である。１１は、（手段３）でいう
ところの環状配線である。
【００１９】１２は電極９とは異なる同一電位に接続す
べきアルミパッド電極でここでは電源に接続すべき電極
とする。電極９よりワイヤーボンディング線７によって
回路基板上のワイヤーボンディング接続端子３に導か
れ、さらに接地電位に接続されたベタ面８に接続される
ことによって電極９の同一電位接続を完了する。さらに
電極１２よりワイヤーボンディング線７によって回路基
板上のワイヤーボンディング接続端子３に導かれ、さら
に電源電位に接続された環状配線１１に接続されること
によって電極１２の同一電位接続を完了する。図４は
（手段５）の本発明の実施例でもある。
【００２０】図５は、（手段４）記載の本発明を用いて
ＩＣと回路基板をワイヤーボンディングによって接続を
行った場合の平面図である。１３は、（手段４）でいう
ところの環状配線内側の環状配線である。図５は（手段
６）の本発明の実施例でもある。
【００２１】図６は、（手段７）記載の本発明を用いた
回路基板をワイヤーボンディングによってＩＣとの接続
を行った場合の平面図である。１４は回路基板上に生成
した抵抗体である。ここでは、カーボンペーストによっ
て生成する事によって実施するが、それ以外にも他の抵
抗体ペーストを用いたり配線自体を細く薄く長くするこ
とでも実現できる。
【００２２】本実施例ではワイヤーボンディングを用い
てＩＣと回路基板の接続を行う場合を例にあげて説明し
たがもちろん他の方法で実現してもよく、ＴＡＢ、ＴＱ
ＦＰ、ＴＳＯＰ等のパッケージを用いても実現出来るの
は、いうまでもない。
【００２３】
【発明の効果】以上述べたように本発明によれば電源、
接地等の多数存在する同一電位端子を接続端子近傍に設
けた面状配線部若しくは環状配線部に接続することによ
って図２の従来例にみられたように同一電位配線のため
に設けた数多くのスルーホールの存在を最小限にする事
ができるため、信号の接続を行うための領域を確保でき
パターンの引き回しが容易となるという効果を有する。
【００２４】さらに従来その回避の為にとられている電
源を間引く等の必要性も減少し電源インピーダンスの上
昇による影響でノイズに弱くなることもは避けられると
いう効果を有する。
【００２５】またＩＣと回路基板との接合部のうちプル
アップ、プルダウン等の処理が必要な箇所については、
（手段７）、（手段８）、（手段９）、（手段１０）に
記載したように回路基板上に生成させた抵抗体を介して
面若しくは環状の同一電位配線部に接続することで浮き
入力端子等の処理を容易かつ最小限の基板面積で行うこ
とができるため、より信号の引き回しが容易となり副次
効果として基板面積の狭小化、製品の小型化、コストダ
ウンが可能となるという効果も有する。
【図面の簡単な説明】
【図１】（手段１）記載の本発明を用いてＩＣと回路基
板をワイヤーボンディングによって接続を行った場合の
平面図。
【図２】従来技術を用いてＩＣと回路基板をワイヤーボ
ンディングによって接続を行った場合の平面図。
【図３】（手段２）記載の本発明を用いてＩＣと回路基
板をワイヤーボンディングによって接続を行った場合の
平面図。
【図４】（手段３）記載の本発明を用いてＩＣと回路基
板をワイヤーボンディングによって接続を行った場合の
平面図。
【図５】（手段４）記載の本発明を用いてＩＣと回路基
板をワイヤーボンディングによって接続を行った場合の
平面図。
【図６】（手段７）記載の本発明を用いてＩＣと回路基
板をワイヤーボンディングによって接続を行った場合の
平面図。
【符号の説明】
１・・・ＩＣ ２・・・電極 ３・・・ワイヤーボンディング用接続端子 ４・・・パターン ５・・・電源層に接続するスルーホール ６・・・接地層に接続するスルーホール ７・・・ワイヤーボンディング線 ８・・・ベタ面 ９・・・接地させるべき電極 １０・・・環状配線 １１・・・環状配線 １２・・・電源に接続すべき電極 １３・・・環状配線内側の環状配線 １４・・・回路基板上に生成した抵抗体

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 樹脂、セラミック等を基材とし、そこに
    設けた導体配線によって、その上に搭載する部品と電気
    的接合し、必要に応じてその部品間の結合を行う回路基
    板において、半導体集積回路装置と回路基板との接合部
    配線の近傍に面状配線を設け、あるひとつの同電位端子
    同士の結線を面状配線を介して行うことを特徴とする回
    路基板。
  2. 【請求項２】 請求項１記載の回路基板においては面状
    配線にて行っていた配線を全周つながった、若しくは複
    数個に切断された環状配線にて行うことを特徴とする回
    路基板。
  3. 【請求項３】 半導体集積回路装置と回路基板との接合
    部配線の近傍に全周つながった、若しくは複数個に切断
    された環状配線を設け、あるひとつの同電位端子同士の
    結線を、この環状配線を介して行い環状配線の内側に面
    状配線を設けることを特徴とする回路基板。
  4. 【請求項４】 半導体集積回路装置と回路基板との接合
    部配線の近傍に全周つながった、若しくは複数個に切断
    された環状配線を設け、あるひとつの同電位端子同士の
    結線を、この環状配線を介して行い環状配線の内側にさ
    らに環状配線を設けることを特徴とする回路基板。
  5. 【請求項５】 請求項３記載の回路基板上で、半導体集
    積回路装置と回路基板との接合部配線のうち、請求項３
    記載の同電位端子とは電位を異とする同電位端子を環状
    配線内側に設けた面状配線と結線することで接続をとる
    ことを特徴とする実装構造。
  6. 【請求項６】 請求項４記載の回路基板上で、半導体集
    積回路装置と回路基板との接合部配線のうち、請求項３
    記載の同電位端子とは電位を異とする同電位端子を環状
    配線内側に設けた環状配線と結線することで接続をとる
    ことを特徴とする実装構造。
  7. 【請求項７】 請求項１記載の回路基板で、半導体集積
    回路装置と回路基板との接合部の一部若しくは全部を回
    路基板上に生成させた抵抗体を介して面状配線に接続さ
    せることを特徴とする回路基板。
  8. 【請求項８】 請求項２記載の回路基板で、半導体集積
    回路装置と回路基板との接合部の一部若しくは全部を回
    路基板上に生成させた抵抗体を介して環状配線に接続さ
    せることを特徴とする回路基板。
  9. 【請求項９】 請求項３記載の回路基板で、半導体集積
    回路装置と回路基板との接合部の一部若しくは全部を回
    路基板上に生成させた抵抗体を介して面状配線に接続さ
    せることを特徴とする回路基板。
  10. 【請求項１０】 請求項４記載の回路基板で、半導体集
    積回路装置と回路基板との接合部の一部若しくは全部を
    回路基板上に生成させた抵抗体を介して環状配線に接続
    させることを特徴とする回路基板。
JP5186439A 1993-07-28 1993-07-28 回路基板及び実装構造 Pending JPH0745743A (ja)

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