JPH0746320B2

JPH0746320B2 - 履歴情報記憶装置

Info

Publication number: JPH0746320B2
Application number: JP61265342A
Authority: JP
Inventors: 輝夫中村
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1986-11-07
Filing date: 1986-11-07
Publication date: 1995-05-17
Anticipated expiration: 2010-05-17
Also published as: JPS63118956A

Description

【発明の詳細な説明】（産業上の利用分野）本発明はアドレス変換手段を有する情報処理システムに
おける、特にソフトウェアによるアドレス変換情報の更
新に伴って生成される履歴情報を記憶する履歴情報記憶
装置に関する。

（従来の技術）データ処理やデータ通信などの分野では、一般にコンピ
ュータを含む情報処理システムが使用されている。この
ような情報処理システムは近年、益々高度な機能を含
み、複雑化している。

従って、システムの稼動時などに発生した不正例外条件
を調査分析し、その原因を究明することには非常な困難
を伴う場合が多い。特に、プログラム上の論理アドレス
から主メモリ装置上の絶対アドレスへのアドレス変換を
必要とする仮想記憶方式は、ハードウェア、ファームウ
ェア、およびソフトウェアが複雑に絡み合って実行され
るので、そのような局面における不正例外条件の原因を
究明することは一層至難となる。さらに、複数台のコン
ピュータシステムから成るマルチプロセサシステムで
は、なお一層至難である。

（発明が解決しようとする問題点）上述した従来技術による情報処理システムは、このよう
な不正例外条件の原因を調査・分析して、問題解決を計
るには多大な工数と時間とを必要とするという欠点があ
る。

本発明の目的は、アドレス変換のための変換情報の更新
命令の実行に関する情報を順次記憶しておき、不正例外
条件などが発生したときにそれを読出すことによって上
記欠点を除去し、原因究明を迅速に行うことができるよ
うに構成した履歴情報記憶装置を提供することにある。

（問題点を解決するための手段）本発明による情報処理システムの履歴情報記憶装置は、
少なくとも１台以上の主メモリ装置、該主メモリ装置か
ら情報を読出すときまたは該主メモリ装置へ情報を書込
むときにプログラム上の論理アドレスからアドレス変換
情報に基づて該主メモリ装置上の絶対アドレスに変換を
行うアドレス変換機構とアドレス変換を高速化するため
のアドレス変換バッファおよび前記アドレス変換情報を
更新する１つ以上のソフトウェア命令と中央処理装置、
およびスーパーバイザプロセッサとからなる情報処理シ
ステムにおいて、主メモリ装置内にあって、前記ソフトウェア命令の実行
に関わる情報（例えば、命令カウンタ、命令コード、前
記アドレス変換情報を更新するためのアドレス情報およ
び更新データ等）を該ソフトウェア命令の実行の履歴情
報として複数記憶する履歴情報記憶手段と、該履歴情報記憶手段に対して該履歴情報の記憶を許可す
る記憶許可状態と記憶を抑止する記憶抑止状態とを指定
する記憶指定手段と、中央処理ソフトウェア内にあって、前記ソフトウェア命
令の実行時に前記記憶指定手段が記憶許可状態または記
憶抑止状態の何れを指定してるかを判断する記憶指定判
断手段と、該記憶指定判断手段が記憶許可状態を指定していると判
断したときには前記履歴情報を前記履歴情報記憶手段に
逐次記憶するための記憶手段と、不正例外発生ときに該不正例外をスーパーバイザプロセ
ッサに通知するための不正例外発生通知手段と、スーパーバイザプロセッサ内にあって、前記不正例外発
生の通知に応答して前記履歴情報を前記履歴情報記憶手
段から読出してスーパーバイザプロセッサのエラーログ
ファイルに格納するための履歴情報ログ手段、とにより構成した履歴情報記憶装置を具備することによ
って前記の従来の問題点の解決が図れる。

（実施例）次に、本発明による履歴情報記憶装置について図面を参
照して説明する。

第１図は、本発明による実施例を示すシステム構成図で
ある。

本システムは２台の中央処理装置（以後、CPUと称す
る）21,22と、２台の入出力制御装置（以後、IOPと称す
る。）25,26と、主メモリ装置（以後、MMUと称する。）
23と、CPUおよびIOPの間に位置し、それらの装置間のイ
ンターフェースを集中的に制御するためのシステム制御
装置（以後、SCUと称する。）24と、SCU24を介してSCU2
4を含めた上記各装置の診断を主体とした全てのRAS（Re
liability,Availability,and Serviceability）機能を
集中制御し、同時にRAS機能に関してマン・マシン間イ
ンターフェースを司るスーパーバイザプロセッサ（SV
P）27とにより構成される。

第２図は本発明による履歴情報記憶装置の一部を構成す
る主メモリ装置内の制御構造を示す図である。第２図に
おいて、１は主メモリ、２はポインタ領域、３はFWワー
ク領域、４はFWスタックポインタ、５はFWスタック領
域、６〜９はそれぞれCPU領域、10はポインタ、11は履
歴情報記憶領域である。第２図において主メモリ装置１
は本実施例にかかわるポインタ領域２およびFW（ファー
ムウェア：以下、FWという）ワーク領域３を含んでい
る。

ポインタ領域２は、例えば20H（16進数）番地から始ま
る４バイトのFWスタックポインタ４を備えている。FWス
タックポインタ４は、FWワーク領域３に含まれるFWスタ
ック領域５を指示するアドレスとともに、トレースモー
ドビット（履歴情報を記憶するか否かを示す。）とログ
アウト表示ビット（記憶された履歴情報をログアウト中
であるか否かを示す。）とから成る。

FWスタック領域５は、各CPU（中央処理装置、以下の説
明ではCPUと称する。）に対応する同一容量の領域から
成る。すなわち、これらの領域はCPU♯０領域６、CPU♯
１領域７、CPU♯２領域８、およびCPU♯３領域９であ
る。

CPU♯０領域６はCPUを特定するポインタ10と、2¹⁰−１
個の履歴情報記憶領域11とから成る。履歴情報記憶領域
11は実行された命令の種別、命令実行時のタスク各およ
び命令カウンタ（IC）の内容、汎用レジスタG1の内容、
および汎用レジスタG1＋１の内容をそれぞれ記憶する。
これらの汎用レジスタに関しては後述する。CPU♯１領
域７、CPU♯２領域８、およびCPU♯３領域９も、それぞ
れ上記のCPU♯０領域６と全く同様に構成されている。

第３図（ａ）はアドレス変換情報更新に関わる命令の形
式を説明する図である。第３図（ａ）において、命令は
16ビットから成り、各命令は８ビットの命令コードと、
それぞれ４ビットから成る汎用レジスタ番号G1,G2を備
えている。

第３図（ｂ）は、アドレス変換情報更新にかかわる汎用
レジスタの形式を説明する図である。

STGSD命令の実行には、汎用レジスタG1,G2,G2＋１を使
用する。汎用レジスタG1は第０〜15ビットのセグメント
番号SEG♯と、第16〜31ビットのタスク名とから成る。
汎用レジスタG2はセグメント記述子SDの第１ワードであ
り、同様に汎用レジスタとG2＋１はセグメント記述子SD
の第２ワードである。

STGPD命令の実行には、汎用レジスタG1,G1＋1,G2を使用
する。汎用レジスタG1は第０〜15ビットが未定義であ
り、第16〜31ビットがタスク名である。汎用レジスタG1
＋１の内容は第０〜15ビットがセグメント番号SEG♯、
第16〜19ビットがページ番号Ｐ♯、および第20〜31ビッ
トが未定義である。汎用レジスタG2は、ページ記述子PD
である。

RSTSD命令の実行には、汎用レジスタG1、および汎用レ
ジスタG2を使用する。汎用レジスタG1の形式は、STGSD
命令によって使用される汎用レジスタG1と同一である。

汎用レジスタG2は第０〜７ビットがリセットマスクRMで
あり、第８ビット以降が未定義である。

RSTPD命令の実行には、汎用レジスタG1,G1＋1,G2を使用
する。汎用レジスタG1,G1＋１の形式は、それぞれSTGPD
命令によって使用されるものと同一である。また、汎用
レジスタG2の形式はRSTSD命令によって使用されるもの
と同一である。

CLHRS命令の実行には、汎用レジスタG1だけを使用す
る。汎用レジスタG1の形式は、STGSD命令によって使用
される汎用レジスタG1と同一である。

CLHRP命令の実行には、汎用レジスタG1,G1＋１が使用さ
れる。これらの形式はSTGPD命令によって使用されるも
のと同一である。

第４図（ａ）は、STGSD命令およびSTGPD命令の動作をそ
れぞれ説明する流れ図である。最初に、処理ステップ31
において命令の種類を判別し、命令がSTGSD命令のとき
には処理ステップ32へ移る。処理ステップ32は、STGSD
命令の形式において汎用レジスタG1によって指定される
セグメント記述子SDの絶対アドレスＷを求める。続い
て、処理ステップ33では、同じくSTGSD命令の形式にお
いて汎用レジスタG2,G2＋１の内容を上記絶対アドレス
Ｗから始まる８バイトの主メモリ装置１上のセグメント
記述子に格納する。

一方、STGPD命令のときには処理ステップ34へ移る。処
理ステップ34はSTGPD命令の形式において汎用レジスタG
1,G1＋１によって指定されるページ記述子PDの絶対アド
レスＷを求める。続いて、処理ステップ35が同じく、ST
GPD命令の形式において汎用レジスタG2の内容を絶対ア
ドレスＷから始まる４バイトの主メモリ装置１上のペー
ジ記述子に格納する。

上記のようにして、STGSD命令、またはSTGPD命令を実行
した後で処理ステップ36へ移行する。処理ステップ36は
履歴情報の記憶処理であり、詳細を後述する。処理ステ
ップ36の後の処理ステップ37は、命令カウンタICに命令
長２を加算する処理である。

第４図（ｂ）はRSTSD命令、RSTPD命令、CLHRS命令、お
よびCLHRP命令の各動作と、複数のCPU間の応答の手順を
示す流れ図である。第４図（ｂ）において、処理ステッ
プ41および処理ステップ42はCPU間で排他的に通信を行
うための通信ロックの指示、およびその確認を行うもの
である。さらに処理ステップ43および処理ステップ44
は、他のCPUに対する命令の実行を一時停止させるため
の通信指示（PAUSE）、および他のCPUが受信したことの
確認を行うものである。

処理ステップ45は命令の種類を判別する処理ステップで
あり、PSTSD命令またはCLHRS命令のときには処理ステッ
プ45から処理ステップ46に移行して、他のCPUにCLRSD通
信を発する。他のCPUの受信時の処理は後述する。さら
に処理ステップ47はRSTSD命令、およびCLHRS命令を判別
する。RSTSD命令のときには、処理ステップ47から処理
ステップ48に移行する。一方、CLHRS命令のときには、
処理ステップ47から処理ステップ50に移行する。

処理ステップ48は、RSTSD命令の形式における汎用レジ
スタG1によって指定されるセグメント記述子SDの絶対ア
ドレスＷを求める。処理ステップ49は、RSSTSD命令の形
式における汎用レジスタG2によって指定されるリセット
マスクRMと、絶対アドレスＷが指示するセグメント記述
子のバイト内のビットとの論理積をとることにより、絶
対アドレスＷが示すバイト内のビットをリセットする。
さらに処理ステップ50は、RSTSD命令の形式における汎
用レジスタG1によって指定されたセグメントに関する情
報をTLBからクリアする。TLBは論理アドレスから絶対ア
ドレスへの変換を高速に行うためのアドレス変換バッフ
ァである。同様にして、処理ステップ50はCLHRS命令の
形式における汎用レジスタG1によって指定されるセグメ
ントに関する情報をTLBからクリアする。

一方、処理ステップ45がRSTPD命令またはCLHRO命令を判
別したときには、処理ステップ51に移行して他のCPUにC
LRPG通信を発行する。

さらに、処理ステップ52は、RSTPD命令およびCLHRP命令
を判別する。RSTPD命令であるときには、処理ステップ5
2から処理ステップ53へ移行し、CLHRP命令であるときに
は処理ステップ52から処理ステップ55へ移行する。

処理ステップ53は、RSTPD命令の形式における汎用レジ
スタG1,G1＋１によって指定されるページに記述子PDの
絶対アドレスＷを求める。処理ステップ54は、RSTPD命
令の形式における汎用レジスタG2によって指定されるリ
セットマスクRM、絶対アドレスＷによって指示されるペ
ージ記述子内のバイト内のビットとの論理積をとること
により、絶対アドレスＷによって指示されたバイト内の
ビットをリセットする。さらに、処理ステップ55はRSTP
D命令の形式における汎用レジスタG1,G1＋１によって指
定されたページに関する情報をTLBからクリアする。同
様にして処理ステップ55では、CLHRP命令の形式におけ
る汎用レジスタG1,G1＋１によって指定されるページに
関する情報をTLBからクリアする。

上記のようにしてRSTSD命令、RSTPD命令、CLHRS命令、
およびCLHRP命令のいずれかひとつを実行したとき、処
理ステップ56へ移行する。処理ステップ56は、履歴情報
の記憶処理である。

処理ステップ57は、他のCPUによる各命令に対応した通
信指示に基づく処理の終了を確認する処理である。この
確認がとれたとき、処理ステップ58によって他CPUのPAU
SE状態を開放するための通信FREEを発行する。続いて、
処理ステップ59によって上記FREE通信の受信を確認した
後、処理ステップ60で通信ロックを解除する。処理ステ
ップ61は、命令カウンタICに命令長２を加算する処理で
ある。

第４図（ｃ）は、通信時の受信側に置かれた他のCPUの
動作を説明する流れ図である。

受信側CPUは、第４図（ｂ）によって説明した送信側CPU
からの通信指示にしたがって、動作する。

処理ステップ71および処理ステップ71aは、第４図
（ｂ）の処理ステップ43に応答する処理である。すなわ
ち、PAUSE通信の受信と応答とがこれらのステップで実
行される。さらに処理ステップ72から処理ステップ79で
は、第４図（ｂ）の処理ステップ46および処理ステップ
51で送出される通信の受信処理および応答処理をする。
まず、処理ステップ72は受信、処理ステップ73はその通
信指示を判別する。すなわち、指示がCLRSD通信である
ときには処理ステップ74へ移行し、CLRPD通信であると
きには処理ステップ75へ移行する。

処理ステップ74では、CLRSD通信で指定されるセグメン
トに関する情報をTLBからクリアする。同様にして、処
理ステップ75ではCLRPD通信で指定されるページに関す
る情報をTLBからクリアする。

上記のようにしてCLRSD通信、またはCLRPD通信を実行し
たときには、処理ステップ76へ移行する。処理ステップ
76では履歴情報の記憶処理が実行される。処理ステップ
77では、上記の通信の一連の受信処理が終了したことを
送信側CPUに報告する。これに続く処理ステップ78およ
び処理ステップ79では、第４図（ｂ）の処理ステップ58
および処理ステップ59に対応するFREE通信の受信、およ
び応答が実行される。

第４図（ｄ）は、第４図（ａ）の処理ステップ36、第４
図（ｂ）の処理ステップ56、および第４図（ｃ）の処理
ステップ76、および第４図（ｃ）の処理ステップ76の各
履歴情報記憶処理、すなわちアドレス変換情報更新に関
する履歴情報の記憶動作を説明する流れ図である。第４
図（ｄ）において処理ステップ81では、第２図における
主メモリ装置１のアドレス20Hの内容をX₀とする。続い
て処理ステップ82では、上記のX₀の第０ビットおよび第
１ビットの並びが“10"であるか否かを判断する。すな
わち、X₀の第０ビットはトレースモードビットであり、
これが“1"であるときは履歴情報の記憶許可状態である
ことを、また“0"であるときは記憶抑止状態であること
を示す。また、第１ビットはログアウト表示ビットであ
り、これが“0"であることは記憶された履歴情報のログ
アウトを実行中ではないことを示す。なお、ログアウト
実行中は履歴情報を固定させるために、新しい履歴情報
の登録を抑止させる。

処理ステップ83では、Ｘ（第２図FWスタックポインタ４
のアドレス部、すなわち上記X₀の第２ビット以降から生
成されるFWスタック領域５の先頭アドレス）にCPU♯（C
PU番号、ここではCPU♯＝０〜３）と¹⁴との積を加算し
た結果を求め、これをＹとする。

すなわち、各CPUについて2¹⁴バイトの主メモリ領域が割
当られていて、ＹはCPU♯によって指定されたCPUに対し
て割当られた主メモリ領域の先頭アドレスである。

処理ステップ84では、上記ＸにCPU♯と“4"との積を加
算した結果を求め、この結果をアドレスとする主メモリ
の内容をＺとして与える。すなわち、第２図におけるCP
Uを特定するポインタ10において、各CPUのポインタは４
バイトの領域を有しているので、ＺはCPU♯によって指
定されたCPUのポインタである。ここで、Ｚは上記Ｙに
対する相対アドレスを与えるものとすれば、Ｙ＋ＺはCP
U♯によって指定されたCPUの履歴情報の記憶開始アドレ
スを指定することになる。

処理ステップ85では、記憶すべき履歴情報の命令コード
および命令（命令事項CPUの場合）、または通信（通信
・受信CPUの場合）、さらに該当する命令の属するタス
ク名を上記アドレスＹ＋Ｚから始まる４バイトに格納す
る。

処理ステップ86ではＺに４を加算し、処理ステップ87で
は命令カウンタICの内容をアドレスＹ＋Ｚから始まる４
バイトに格納する。

続いて処理ステップ88では上記Ｚに再び４を加算し、処
理ステップ89では汎用レジスタG1の内容をアドレスＹ＋
Ｚから始まる４バイトに格納する。

さらに、処理ステップ90では上記Ｚに４を加算し、処理
ステップ91では汎用レジスタG1＋１の内容をアドレスＹ
＋Ｚから始まる４バイトに格納する。

これまでの処理によって、第２図の記憶領域の１つに、
アドレス変換情報更新動作に関する情報を１つの履歴情
報として記憶したことになる。その後、処理ステップ92
では上記Ｚに４を加算し、処理ステップ93ではそのＺが
2¹⁴に等しいか否かをチェックする。そこで、Ｚ＝2¹⁴の
ときにはCPU♯に与えられた主メモリ領域がなくなった
ので、処理ステップ94ではＺに対して初期値16をセット
する。これによって、次の履歴情報は第１の記憶領域♯
１に格納されることになる。

一方、Ｚ＝¹⁴ではないときには、処理ステップ95へ移行
する。処理ステップ95ではＺをCPU♯が指定するCPUのポ
インタとして、該当するポインタの格納アドレス（Ｘ＋
CPU♯・４）に格納する。このようにして、アドレス変
換情報更新動作に関する履歴情報を、CPUごとに区別し
て順次記憶することができる。

第５図は、記憶指定情報を更新するSVPコマンドの動作
を説明する流れ図である。

本コマンドを実行しているSVP以外のプロセッサとの間
で、主メモリ装置23の20H番地における参照・更新の競
合を解決するためには、まず最初に処理ステップ96,97
において通信ロックをとる。通信ロックに成功すると、
処理ステップ98へ移る。

処理ステップ98ではトレースモードビット、およびログ
アウト中表示ビットを含む主メモリ装置23の20H番地の
内容を読出し、処理ステップ99においてログアウト中表
示ビットをチェックする。ログアウト中表示ビットが
“1"であると、処理ステップ100で通信ロックを解除
し、本コマンド処理以前に戻って再度、通信ロックを取
る。一方、ログアウト中表示ビットが“0"であると、ス
テップ101においてコマンドを判別する。コマンドが上
記記憶指定情報を履歴情報記憶許可状態とするコマンド
の場合には、処理ステップ102へ移り、同じく履歴情報
記憶抑止状態とするコマンドの場合には処理ステップ10
3へ移る。

処理ステップ102では、トレースモードビットを“1"と
するために主メモリ装置23の20H番地の内容と“8000000
0H"との論理和をとり、処理ステップ103では同ビットを
“0"とするために主メモリ装置23の20H番地の内容と“7
FFFFFFFH"との論理積をとる。さらに、処理ステップ104
においては、上記のようにして求めた結果を主メモリ装
置23の20H番地に格納して、主メモリ上のトレースモー
ドビットを更新する。

処理ステップ105では、先に取った通信ロックを解除し
て終了となる。なお、上記SVPコマンドはマン・マシン
間インターフェースを介して起動される。

第６図は、不正例外発生時の処理およびSVP27におけ
る、特に本発明に係わる部分の動作を説明する流れ図で
ある。第１図で説明したように、本実施例においてはSV
PがRAS機能に関する制御を司っていることから、前記履
歴情報のエラーログファイルへの移送制御をSVPで実行
させる。例外処理手段は、命令実行中および割り込み処
理中等で例外条件が検出されると起動される。例外条件
にはミッシングページ例外、あるいは浮動小数点データ
オーバフロー例外のように、ソフトウェア処理上、通常
に発生し得る、いわゆる機能例外条件と、記憶保護侵害
例外のようにソフトウェア処理上の誤りによって発生す
る不正例外とがある。最初に処理ステップ106において
は、検出された例外条件が機能例外条件であるか、ある
いは不正例外条件であるかを判断する。機能例外条件の
場合には、そのまま上記例外条件をソフトウェアに報告
するための処理（省略する）へ進み、不正例外条件の場
合には処理ステップ107へ移る。処理ステップ107,108に
おいては、第５図の場合と同様に通信ロックを取り、通
信ロックに成功すると処理ステップ109へ移る。処理ス
テップ109では、トレースモードビットを含む主メモリ
装置23の20H番地の内容を読出す。続いて、処理ステッ
プ110では上記トレースモードビットを“0"とするため
に、上記主メモリ装置23の20H番地の内容と“7FFFFFFF
H"との論理積を取る。

さらに、処理ステップ111では論理積の結果を主メモリ
装置23の20H番地へ格納する。このようにして、トレー
スモードビットを“0"として履歴情報記憶抑止状態とし
た後、処理ステップ112へ移る。

処理ステップ112においては、SVP27による上記履歴情報
のロギングのためにプロセサ間通信機能を使用して上記
不正例外条件の発生をSVP27へ通知し、処理ステップ113
においてSVP27からのリプライを待ち合わせる。

SVPからのリプライを受信すると、上記待ちから抜き出
し、処理ステップ114において先に取った通信ロックを
解除する。その後、上記例外条件をソフトウェアに報告
するための処理へ進む。

一方、不正例外条件の発生通知を受けたSVP27は、主メ
モリ装置23のログアウト中表示ビットを“1"とするため
に、まず処理ステップ115において主メモリ装置23の20H
番地の内容を読出し、処理ステップ116では上記読出し
データと“40000000H"との論理和をとる。その後、処理
ステップ117では上記論理和の結果を主メモリ装置23の2
0H番地に格納する。これで、以降の履歴情報記憶エリア
への更新が抑止され、処理中の例外に伴う履歴情報が凍
結できたことになる。したがって、続いて処理ステップ
118において不正例外条件通知元のCPUに対してリプライ
を返す。

次に、処理ステップ119において主メモリ装置23の20H番
地に格納されているアドレス情報に基づき、履歴情報が
格納されているメモリエリア64KBのデータをエラーログ
ファイルに移送する。この移送が完了すると、処理ステ
ップ120,121,122において先にセットしたログアウト中
表示ビットを“0"にリセットして全動作を完了する。上
記において、メモリ領域は有効なCPUに該当するメモリ
領域のみでもよいが、制御を簡単にするため、本実施例
では4CPU分の全ての領域を常に対象とする方式としてい
る。

上記のようにしてSVPのエラーログファイルに格納され
た履歴情報は、後刻、必要な編集が成されてプリントア
ウトされたときに、不正例外条件発生原因の調査におけ
る強力な情報として使用することができる。

本実施例ではCPUの数を４台として説明したが、一般に
ｍ台（ｍ≧１）として容易に構成することができること
は言うまでもない。

（発明の効果）本発明は以上説明したように、アドレス変換情報更新命
令の実行に係わる関連情報を履歴情報として順次記憶す
ることにより、ハードウェア、ファームウェア、および
ソフトウェアが複雑にからんだ障害が発生したとき、こ
れらの履歴情報を読出して、障害原因の究明に有効なデ
ータを迅速に提供することができるという効果がある。

【図面の簡単な説明】

第１図は、本発明による実施例を示す情報処理システム
の構成図である。第２図は、主メモリ装置上に定義した履歴情報記憶手段
および履歴情報を履歴情報記憶手段に記憶すべきか否か
を指定する記憶指定手段の構造を説明する図である。第３図（ａ）および（ｂ）は、それぞれ命令形式および
汎用レジスタ形式を説明する図である。第４図（ａ）〜（ｄ）は、それぞれ履歴情報記憶装置の
記憶動作を説明する流れ図である。第５図は、記憶指定情報を更新するためのSVPコマンド
の動作を説明する流れ図である。第６図は、本発明に係わるSVPの動作を説明する流れ図
である。 1,23…主メモリ装置２…ポインタ領域３…FWワーク領域４…FWスタックポインタ５…FWスタック領域６〜９…CPU領域 10…ポインタ 11…履歴情報記憶領域 21,22…中央処理装置 24…システム制御装置 25,26…入出力処理装置 27…スーパーバイサプロセサ 31〜37,41〜61,71〜79,81〜95,96〜122…処理ステップ

Claims

【特許請求の範囲】

【請求項１】少なくとも１台以上の主メモリ装置、該主
メモリ装置から情報を読出すとき、または該主メモリ装
置へ情報を書込むときにプログラム上の論理アドレスか
らアドレス変換情報に基づいて該主メモリ装置上の絶対
アドレスに変換を行うアドレス変換機構とアドレス変換
を高速化するためのアドレス変換バッファおよび前記ア
ドレス変換情報を更新する１つ以上のソフトウェア命令
とアドレス変換バッファを更新する１つ以上のソフトウ
ェア命令を有する中央処理装置ならびにスーパーバイザ
プロセッサとからなる情報処理システムにおいて、前記主メモリ装置内にあって、前記ソフトウェア命令の
実行に関わる情報を該ソフトウェア命令の実行の履歴情
報として複数記憶する履歴情報記憶手段と、該履歴情報記憶手段に対して該履歴情報の記憶を許可す
る記憶許可状態と記憶を抑止する記憶抑止状態とを指定
する記憶指定手段と、前記中央処理装置内にあって、前記ソフトウェア命令の
実行時に前記記憶指定手段が記憶許可状態または記憶抑
止状態の何れを指定しているかを判断する記憶指定判断
手段と、該記憶指定判断手段が記憶許可状態を指定していると判
断したときには前記履歴情報を前記履歴情報記憶手段に
逐次記憶するための記憶手段と、不正例外発生時に該不正例外をスーパーバイザプロセッ
サに通知するための不正例外発生通知手段と、前記スーパーバイザプロセッサ内にあって、前記不正例
外発生の通知に応答して前記履歴情報を前記履歴情報記
憶手段から読出してスーパーバイザプロセッサのエラー
ログファイルに格納するための履歴情報ログ手段と、を有することを特徴とする履歴情報記憶装置。