JPH0746503B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH0746503B2 JPH0746503B2 JP60137386A JP13738685A JPH0746503B2 JP H0746503 B2 JPH0746503 B2 JP H0746503B2 JP 60137386 A JP60137386 A JP 60137386A JP 13738685 A JP13738685 A JP 13738685A JP H0746503 B2 JPH0746503 B2 JP H0746503B2
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- Japan
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- memory cell
- potential
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体メモリ装置に関し、特にそのなかのセ
ンスアンプ回路に関するものである。
ンスアンプ回路に関するものである。
（従来技術とその問題点） 従来からよく知られている典型的なセンスアンプ回路に
は、たとえば、日経エレクトロニクス（1979年１月８日
号、pp.110〜133）で述べられているようなものがあ
る。これは第３図に示すように、２個の電界効果トラン
ジスタ（以後簡単にトランジスタと呼ぶ）T1,T2からな
るプリチャージ回路と２個のトランジスタT3,T4からな
るフリップフロップ回路で構成されている。第３図にお
いて、B0,B1はビット線、P0はプリチャージ信号、PSは
クロック信号、CBはビット線の寄生容量をそれぞれ示
す。また、MCはメモリセルで、第４図に示すようにトラ
ンジスタT00とセル容量CSとで構成されており、ｗはワ
ード線を示す。また、DCはダミーセルで、第５図に示す
ようにトランジスタT10,T11とダミー容量CRとで構成さ
れており、DWはダミーワード線を示す。以下、トランジ
スタとしてＮチャネルMOSFETを使用した場合を例に、従
来のセンスアンプ回路の動作について説明する。
は、たとえば、日経エレクトロニクス（1979年１月８日
号、pp.110〜133）で述べられているようなものがあ
る。これは第３図に示すように、２個の電界効果トラン
ジスタ（以後簡単にトランジスタと呼ぶ）T1,T2からな
るプリチャージ回路と２個のトランジスタT3,T4からな
るフリップフロップ回路で構成されている。第３図にお
いて、B0,B1はビット線、P0はプリチャージ信号、PSは
クロック信号、CBはビット線の寄生容量をそれぞれ示
す。また、MCはメモリセルで、第４図に示すようにトラ
ンジスタT00とセル容量CSとで構成されており、ｗはワ
ード線を示す。また、DCはダミーセルで、第５図に示す
ようにトランジスタT10,T11とダミー容量CRとで構成さ
れており、DWはダミーワード線を示す。以下、トランジ
スタとしてＮチャネルMOSFETを使用した場合を例に、従
来のセンスアンプ回路の動作について説明する。
まず、プリチャージ信号P0を高レベルにしてビット線B
0,B1を電源電位VDに、ダミーセルDC内の節点NRを基準電
位に設定する。
0,B1を電源電位VDに、ダミーセルDC内の節点NRを基準電
位に設定する。
さらに、クロック信号PSは微少信号のセンス、アンプ動
作を受け持つフリップフロップ回路を構成するトランジ
スタT3,T4を非導通状態にする為に高レベルとする。次
に、プリチャージ信号P0を低レベルにしてビット線B0,B
1及び節点NRを浮遊状態にした後、ワード線Ｗとダミー
ワード線DWを高レベルにするとトランジスタT00,T10が
導通状態になり、ビット線B0,B1にメモリセルMCとダミ
ーセルDCから信号が読み出される。この時、基準電位に
設定されていた節点NRと電源電位VDに設定されていたビ
ット線B1との間で電荷の分配が行われ、当該ビット線B1
の電位はVDからVD/（１＋CR/CB）だけ変化する。同様
に、もしメモリセルMCの節点NSが基準電位であればビッ
ト線B0の電位はVDからVD/（１＋CS/CB）だけ変化する
が、節点NSが電源電位VDであればメモリセルMCが選択さ
れてもビット線B0の電位はVDに保たれ変化しない。ここ
で、通常ダミー容量CRは、VD/（１＋CR/CB）がVDとVD/
（１＋CS/CB）の中間電位になるように設計される。ま
たセル容量CS、ダミー容量CRはビット線の寄生容量CBに
比べて非常に小さい為、ビット線B0,B1間に生じる電位
差は数百mV以下の微少電位差となる。この微少なビット
線B0,B1上の電位差を増幅するのがセンスアンプ回路で
ある。
作を受け持つフリップフロップ回路を構成するトランジ
スタT3,T4を非導通状態にする為に高レベルとする。次
に、プリチャージ信号P0を低レベルにしてビット線B0,B
1及び節点NRを浮遊状態にした後、ワード線Ｗとダミー
ワード線DWを高レベルにするとトランジスタT00,T10が
導通状態になり、ビット線B0,B1にメモリセルMCとダミ
ーセルDCから信号が読み出される。この時、基準電位に
設定されていた節点NRと電源電位VDに設定されていたビ
ット線B1との間で電荷の分配が行われ、当該ビット線B1
の電位はVDからVD/（１＋CR/CB）だけ変化する。同様
に、もしメモリセルMCの節点NSが基準電位であればビッ
ト線B0の電位はVDからVD/（１＋CS/CB）だけ変化する
が、節点NSが電源電位VDであればメモリセルMCが選択さ
れてもビット線B0の電位はVDに保たれ変化しない。ここ
で、通常ダミー容量CRは、VD/（１＋CR/CB）がVDとVD/
（１＋CS/CB）の中間電位になるように設計される。ま
たセル容量CS、ダミー容量CRはビット線の寄生容量CBに
比べて非常に小さい為、ビット線B0,B1間に生じる電位
差は数百mV以下の微少電位差となる。この微少なビット
線B0,B1上の電位差を増幅するのがセンスアンプ回路で
ある。
このように、ビット線B0,B1上に微少電位差が与えられ
た後にクロック信号PSを低レベルにすると、ビット線B
0,B1のより低い方の電位がますます低電位になるように
トランジスタT3,T4の一方を通してビット線上の電荷が
放電され、ビット線B0,B1間の微少電位差は拡大して大
振幅信号となる。たとえば、メモリセルMCの内部節点NS
の電位が電源電位VDであったとすると、ビット線B0はVD
に、ビット線B1は基準電位（0V）に保たれる。しかし、
実際にはビット線B0に接続されたトランジスタT3も動作
時に瞬時の間導通状態となる為、トランジスタT3を通し
て若干の電荷の放電が起こる。また、フリップフロップ
部のトランジスタT3,T4を介したビット線B0,B1間でのカ
ップリングにより、高電位側のビット線B0の電位はプリ
チャージ電位であるVDよりも低い電位となる。この為
に、メモリセルへの信号の再書込み時の電圧レベルが不
足し、動作マージンの低下や誤動作を引き起こす原因と
なっている。
た後にクロック信号PSを低レベルにすると、ビット線B
0,B1のより低い方の電位がますます低電位になるように
トランジスタT3,T4の一方を通してビット線上の電荷が
放電され、ビット線B0,B1間の微少電位差は拡大して大
振幅信号となる。たとえば、メモリセルMCの内部節点NS
の電位が電源電位VDであったとすると、ビット線B0はVD
に、ビット線B1は基準電位（0V）に保たれる。しかし、
実際にはビット線B0に接続されたトランジスタT3も動作
時に瞬時の間導通状態となる為、トランジスタT3を通し
て若干の電荷の放電が起こる。また、フリップフロップ
部のトランジスタT3,T4を介したビット線B0,B1間でのカ
ップリングにより、高電位側のビット線B0の電位はプリ
チャージ電位であるVDよりも低い電位となる。この為
に、メモリセルへの信号の再書込み時の電圧レベルが不
足し、動作マージンの低下や誤動作を引き起こす原因と
なっている。
また、上記欠点を補う為の工夫を施した第６図に示すよ
うな回路方式も考えられている（特開昭59−132492号公
報（特願昭58−006002号）の従来例に記述されてい
る）。この方式はビット線B0,B1と昇圧用の結合容量CC
との間にトランジスタT5,T6を挿入し、そのトランジス
タT5,T6の導通、非導通をクロック信号P2で制御する事
により、メモリセルMCからビット線上にその内部情報を
読み出してセンスアンプ回路で増幅するまでの間、ビッ
ト線B0,B1から結合容量CCを切り離すものである。
うな回路方式も考えられている（特開昭59−132492号公
報（特願昭58−006002号）の従来例に記述されてい
る）。この方式はビット線B0,B1と昇圧用の結合容量CC
との間にトランジスタT5,T6を挿入し、そのトランジス
タT5,T6の導通、非導通をクロック信号P2で制御する事
により、メモリセルMCからビット線上にその内部情報を
読み出してセンスアンプ回路で増幅するまでの間、ビッ
ト線B0,B1から結合容量CCを切り離すものである。
第７図にその動作波形を示す。
第７図に示すように、ワード線Ｗとダミーワード線DWを
高レベルにする前（時刻t1）にクロック信号P2を低レベ
ルにしてトランジスタT5,T6を非導通とし、結合容量CC
をビット線B0,B1から切り離す。そして、ビット線上に
読み出された微少信号が大振幅された後（時刻t2）、再
びクロック信号P2を高レベルにして結合容量CCをビット
線B0,B1と接続し、さらにクロック信号P1を低レベルか
ら高レベルとする事でビット線B0,B1のレベルを昇圧し
てメモリセルへの再書込みを行う。
高レベルにする前（時刻t1）にクロック信号P2を低レベ
ルにしてトランジスタT5,T6を非導通とし、結合容量CC
をビット線B0,B1から切り離す。そして、ビット線上に
読み出された微少信号が大振幅された後（時刻t2）、再
びクロック信号P2を高レベルにして結合容量CCをビット
線B0,B1と接続し、さらにクロック信号P1を低レベルか
ら高レベルとする事でビット線B0,B1のレベルを昇圧し
てメモリセルへの再書込みを行う。
このときに得られるビット線のレベル昇圧分△Ｖはクロ
ック信号P1のレベル振幅をV1、ビット線容量をCB、セル
容量をCSとすると、 となる。ただし、この為には時刻t2のビット線レベルを
VB、トランジスタT5,T6の閾値電圧をVTとしたときに、
クロック信号P2の高レベル電位V2として（VB＋△Ｖ＋V
T）以上のレベルが必要である。これは、ビット線のレ
ベルが（V2−VT）で制限されるようになる為である。
ック信号P1のレベル振幅をV1、ビット線容量をCB、セル
容量をCSとすると、 となる。ただし、この為には時刻t2のビット線レベルを
VB、トランジスタT5,T6の閾値電圧をVTとしたときに、
クロック信号P2の高レベル電位V2として（VB＋△Ｖ＋V
T）以上のレベルが必要である。これは、ビット線のレ
ベルが（V2−VT）で制限されるようになる為である。
このように第６図に示した第２の従来例では、メモリセ
ルからの情報読出し時に結合容量CCをビット線から分離
でき、またビット線のレベル昇圧も可能であるが、ビッ
ト線の最終レベルがクロック信号P2の高レベル電位V2で
制限を受けるという欠点があり、このレベルV2を（VB＋
△Ｖ＋VT）以上にしなければ結合容量CCを介したクロッ
ク信号P1のカップリングによるレベル昇圧が充分に行え
ないという重大な欠点があった。
ルからの情報読出し時に結合容量CCをビット線から分離
でき、またビット線のレベル昇圧も可能であるが、ビッ
ト線の最終レベルがクロック信号P2の高レベル電位V2で
制限を受けるという欠点があり、このレベルV2を（VB＋
△Ｖ＋VT）以上にしなければ結合容量CCを介したクロッ
ク信号P1のカップリングによるレベル昇圧が充分に行え
ないという重大な欠点があった。
（発明の目的） 本発明の目的は、前述した従来例の欠点を解決する事に
あり、メモリセル情報読出し時のビット線上の容量を大
きくする事なしに、メモリセルへの再書込み時のビット
線の電圧レベルの落込みを補い、さらにその為の制御信
号に上記第２の従来例に示したクロック信号P2の高レベ
ルのような特別な制約を設けなくてもよい半導体メモリ
装置を提供する事にある。
あり、メモリセル情報読出し時のビット線上の容量を大
きくする事なしに、メモリセルへの再書込み時のビット
線の電圧レベルの落込みを補い、さらにその為の制御信
号に上記第２の従来例に示したクロック信号P2の高レベ
ルのような特別な制約を設けなくてもよい半導体メモリ
装置を提供する事にある。
（発明の構成） 本発明は、行をなすビット線と、列をなすワード線と、
前記ワード線により選択されて前記ビット線との間で情
報の出し入れを行うメモリセルと前記ビット線が入出力
信号線となるセンスアンプと、一方の電極が前記ビット
線に接続された結合容量と、当該結合容量の他方の電極
にソース電極が接続されドレイン電極には第１の信号線
が接続されゲート電極には第２の信号線が接続された電
界効果トランジスタとを備え、当該電界効果トランジス
タを前記ビット線充電時に導通状態、前記メモリセルか
らの情報読出し動作時に非導通状態、前記メモリセルへ
の情報再書込み動作時に再び導通状態とし、前記第１の
信号線をこの情報再書込み動作時に第１のレベルから第
２のレベルに変位させ、さらにこの情報再書込み動作終
了後に再び前記第１のレベルとすることを特徴とする半
導体メモリ装置である。
前記ワード線により選択されて前記ビット線との間で情
報の出し入れを行うメモリセルと前記ビット線が入出力
信号線となるセンスアンプと、一方の電極が前記ビット
線に接続された結合容量と、当該結合容量の他方の電極
にソース電極が接続されドレイン電極には第１の信号線
が接続されゲート電極には第２の信号線が接続された電
界効果トランジスタとを備え、当該電界効果トランジス
タを前記ビット線充電時に導通状態、前記メモリセルか
らの情報読出し動作時に非導通状態、前記メモリセルへ
の情報再書込み動作時に再び導通状態とし、前記第１の
信号線をこの情報再書込み動作時に第１のレベルから第
２のレベルに変位させ、さらにこの情報再書込み動作終
了後に再び前記第１のレベルとすることを特徴とする半
導体メモリ装置である。
（実施例） 第１図は本発明の一実施例を示すセンスアンプ回路の回
路図で、第３図及び第６図の従来例と同等な部分には説
明の都合上同じ記号を用いている。この第１図が前述の
従来例、第３図及び第６図と異なるのは、クロック信号
P2でその導通状態が制御されるトランジスタT5,T6を通
してクロック信号P1をそれぞれの結合容量CCに印加する
ようにした所である。トランジスタはすべてｎチャネル
MOSトランジスタである。
路図で、第３図及び第６図の従来例と同等な部分には説
明の都合上同じ記号を用いている。この第１図が前述の
従来例、第３図及び第６図と異なるのは、クロック信号
P2でその導通状態が制御されるトランジスタT5,T6を通
してクロック信号P1をそれぞれの結合容量CCに印加する
ようにした所である。トランジスタはすべてｎチャネル
MOSトランジスタである。
次に実施例の動作について説明する。第２図は本実施例
の動作を説明する為の各信号のタイミング図である。
の動作を説明する為の各信号のタイミング図である。
まず、プリチャージ信号P0とクロック信号P2,PSを高レ
ベル、クロック信号P1を第１のレベルつまり低レベルに
してビット線B0,B1及び結合容量CCをプリチャージ用ト
ランジスタT1,T2により電源電位VD、トランジスタT5,T6
により節点N1,N2を低レベルに充電する。次に、プリチ
ャージ信号P0とクロック信号P2を低レベルにしてビット
線B0,B1を電源から分離し、浮遊状態とすると同時に、
結合容量CCのトランジスタT5,T6との接続点N1,N2も浮遊
状態とする。その後、前述した従来例と同様に、ワード
線Ｗとダミーワード線DWを低レベルから高レベルにし
て、メモリセルMCとダミーセルDCからビット線B0,B1上
に微少電位差を読み出し、そしてクロック信号PSを低レ
ベルにしてセンスアンプ回路（フリップフロップ回路）
を動作させ、その微少電位差を大振幅信号まで増幅す
る。この間、クロック信号P1,P2は低レベルに保ってお
く。次に、センスアンプ回路が充分に動作し終えた時点
で、まずクロック信号P2を高レベルにしてトランジスタ
T5,T6と導通状態とし、そしてクロック信号P1を第１の
レベルである低レベルから第２のレベルである高レベル
にする。この結果、結合容量CCを介して浮遊状態となっ
ている高電位側のビット線の電位が昇圧される。
ベル、クロック信号P1を第１のレベルつまり低レベルに
してビット線B0,B1及び結合容量CCをプリチャージ用ト
ランジスタT1,T2により電源電位VD、トランジスタT5,T6
により節点N1,N2を低レベルに充電する。次に、プリチ
ャージ信号P0とクロック信号P2を低レベルにしてビット
線B0,B1を電源から分離し、浮遊状態とすると同時に、
結合容量CCのトランジスタT5,T6との接続点N1,N2も浮遊
状態とする。その後、前述した従来例と同様に、ワード
線Ｗとダミーワード線DWを低レベルから高レベルにし
て、メモリセルMCとダミーセルDCからビット線B0,B1上
に微少電位差を読み出し、そしてクロック信号PSを低レ
ベルにしてセンスアンプ回路（フリップフロップ回路）
を動作させ、その微少電位差を大振幅信号まで増幅す
る。この間、クロック信号P1,P2は低レベルに保ってお
く。次に、センスアンプ回路が充分に動作し終えた時点
で、まずクロック信号P2を高レベルにしてトランジスタ
T5,T6と導通状態とし、そしてクロック信号P1を第１の
レベルである低レベルから第２のレベルである高レベル
にする。この結果、結合容量CCを介して浮遊状態となっ
ている高電位側のビット線の電位が昇圧される。
このビット線レベルの昇圧分△Ｖは節点N1,N2のレベル
振幅をVCとすると、 となる。このように、レベル昇圧分△ＶはVCに比例す
る。また、VCはクロック信号P1の高レベル電位V10とク
ロック信号P2の高レベル電位V20で制限を受ける。すな
わち、 V20＞V10＋VT ……（３） の場合は、クロック信号P1が高レベルのときでもトラン
ジスタT5,T6は導通状態を保つので節点N1,N2のレベル振
幅VCはクロック信号P1のレベル振幅V1と等しくなる。し
かし、 V20＜V10＋VT ………（４） の場合には、クロック信号P1が高レベルになるとトラン
ジスタT5,T6が非導通状態となり、節点N1,N2のレベル振
幅VCがその分小さくなる。すなわち、クロック信号P1の
低レベル電位を接地電位とすると、 VC＝V1−｛V10−（V20−VT）｝ ＝V20−VT ………（５） となるが、V20＞VTとする事で節点N1,N2のレベル振幅を
得る事ができ、このVCの減少分は式（２）からもわかる
ように、結合容量CCを大きくして補う事ができる。この
為に、従来のようにクロック信号P2の高レベルを（VB＋
△Ｖ＋VT）以上にしなければならないというような制約
は受けない。しかも、センスアンプ動作時のビット線B
0,B1につく容量を増大させる事もない。なぜならば、こ
の時の結合容量CCのトランジスタT5,T6と接続されてい
る側の電極（節点N1,N2）は浮遊状態となっており、そ
の為にビット線B0,B1から見える結合容量CCの大きさが
非常に小さく、無視できる程度になるからである。
振幅をVCとすると、 となる。このように、レベル昇圧分△ＶはVCに比例す
る。また、VCはクロック信号P1の高レベル電位V10とク
ロック信号P2の高レベル電位V20で制限を受ける。すな
わち、 V20＞V10＋VT ……（３） の場合は、クロック信号P1が高レベルのときでもトラン
ジスタT5,T6は導通状態を保つので節点N1,N2のレベル振
幅VCはクロック信号P1のレベル振幅V1と等しくなる。し
かし、 V20＜V10＋VT ………（４） の場合には、クロック信号P1が高レベルになるとトラン
ジスタT5,T6が非導通状態となり、節点N1,N2のレベル振
幅VCがその分小さくなる。すなわち、クロック信号P1の
低レベル電位を接地電位とすると、 VC＝V1−｛V10−（V20−VT）｝ ＝V20−VT ………（５） となるが、V20＞VTとする事で節点N1,N2のレベル振幅を
得る事ができ、このVCの減少分は式（２）からもわかる
ように、結合容量CCを大きくして補う事ができる。この
為に、従来のようにクロック信号P2の高レベルを（VB＋
△Ｖ＋VT）以上にしなければならないというような制約
は受けない。しかも、センスアンプ動作時のビット線B
0,B1につく容量を増大させる事もない。なぜならば、こ
の時の結合容量CCのトランジスタT5,T6と接続されてい
る側の電極（節点N1,N2）は浮遊状態となっており、そ
の為にビット線B0,B1から見える結合容量CCの大きさが
非常に小さく、無視できる程度になるからである。
このような昇圧後のビット線電位（VB＋△Ｖ）をメモリ
セル内部へ再書込みする為にはワード線Ｗの高レベルを
（VB＋△Ｖ＋VT）以上にする事が必要である。
セル内部へ再書込みする為にはワード線Ｗの高レベルを
（VB＋△Ｖ＋VT）以上にする事が必要である。
さらに、本発明はここで説明に用いたＮチャネルMOSFET
に限られるものではなく、ｐチャネルMOSFET及び他のど
のような形式のトランジスタでも本質的に同様に適用し
得るものである。
に限られるものではなく、ｐチャネルMOSFET及び他のど
のような形式のトランジスタでも本質的に同様に適用し
得るものである。
（発明の効果） 以上のように、本発明によれば、ビット線上の容量を大
きくする事なく再書込み時のビット線の電圧レベルの低
下を補償できるので、半導体メモリ装置の安定した動作
が可能となる。
きくする事なく再書込み時のビット線の電圧レベルの低
下を補償できるので、半導体メモリ装置の安定した動作
が可能となる。
第１図は本発明の一実施例を示すセンスアンプ回路図、
第２図は第１図に示す回路における各信号のタイミング
図、第３図、第６図は従来例を示すセンスアンプ回路
図、第４図はメモリセルの回路図、第５図はダミーセル
の回路図、第７図は第６図に示す回路における各信号の
タイミング図である。 図において、MCはメモリセル、DCはダミーセル、B0,B1
はビット線、Ｗはワード線、DWはダミーワード線、CBは
ビット線につく寄生容量、CCは結合容量、CSはセル容
量、CRはダミー容量、T1〜T6,T00,T10,T11はMOSFET、P0
はプリチャージ信号、P1,P2,PSはクロック信号をそれぞ
れ示す。
第２図は第１図に示す回路における各信号のタイミング
図、第３図、第６図は従来例を示すセンスアンプ回路
図、第４図はメモリセルの回路図、第５図はダミーセル
の回路図、第７図は第６図に示す回路における各信号の
タイミング図である。 図において、MCはメモリセル、DCはダミーセル、B0,B1
はビット線、Ｗはワード線、DWはダミーワード線、CBは
ビット線につく寄生容量、CCは結合容量、CSはセル容
量、CRはダミー容量、T1〜T6,T00,T10,T11はMOSFET、P0
はプリチャージ信号、P1,P2,PSはクロック信号をそれぞ
れ示す。
Claims (1)
- 【請求項１】行をなすビット線と、列をなすワード線
と、前記ワード線により選択されて前記ビット線との間
で情報の出し入れを行うメモリセルと、前記ビット線が
入出力信号線となるセンスアンプと、一方の電極が前記
ビット線に接続された結合容量と、当該結合容量の他方
の電極にソース電極が接続されドレイン電極には第１の
信号線が接続されゲート電極には第２の信号線が接続さ
れた電界効果トランジスタとを備え、当該電界効果トラ
ンジスタを前記ビット線充電時に導通状態、前記メモリ
セルからの情報読み出し動作時に非導通状態、前記メモ
リセルへの情報再書込み動作時に再び導通状態とし、前
記第１の信号線をこの情報再書込み動作時に第１のレベ
ルから第２のレベルに変位させ、さらにこの情報再書込
み動作終了後に再び前記第１のレベルとすることを特徴
とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60137386A JPH0746503B2 (ja) | 1985-06-24 | 1985-06-24 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60137386A JPH0746503B2 (ja) | 1985-06-24 | 1985-06-24 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61296597A JPS61296597A (ja) | 1986-12-27 |
| JPH0746503B2 true JPH0746503B2 (ja) | 1995-05-17 |
Family
ID=15197472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60137386A Expired - Lifetime JPH0746503B2 (ja) | 1985-06-24 | 1985-06-24 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746503B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10199112B1 (en) * | 2017-08-25 | 2019-02-05 | Silicon Storage Technology, Inc. | Sense amplifier circuit for reading data in a flash memory cell |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5823386A (ja) * | 1981-07-31 | 1983-02-12 | Toshiba Corp | Ｍｏｓダイナミツクメモリ |
| JPS59132494A (ja) * | 1983-01-18 | 1984-07-30 | Nec Corp | ビツト線センスアンプ回路 |
-
1985
- 1985-06-24 JP JP60137386A patent/JPH0746503B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61296597A (ja) | 1986-12-27 |
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