JPH0746775B2

JPH0746775B2 - 駆動回路

Info

Publication number: JPH0746775B2
Application number: JP60187621A
Authority: JP
Inventors: 康博真
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1985-08-27
Filing date: 1985-08-27
Publication date: 1995-05-17
Anticipated expiration: 2010-05-17
Also published as: JPS6248125A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、シリアルデータをパラレルデータに変換して
被駆動回路を駆動する駆動回路に関するものである。

（従来の技術）液晶表示回路、音声合成回路、楽器伴奏回路等において
は、データ生成回路から出力されたシリアルデータをパ
ラレルデータとして出力するために、シリアルデータを
パラレルデータに変換してラッチし、被駆動回路に出力
する駆動回路が用いられている。

第２図は、従来の駆動回路の一構成例を示す回路図であ
る。この駆動回路は、液晶表示回路に用いられるもの
で、シフトレジスタからなるシリアル／パラレル変換手
段（以下、S/P変換手段という）11と、ラッチ回路から
なるデータ保持手段12と、駆動手段13とで、構成されて
いる。

S/P変換手段11は縦続接続されたフリップフロップF1,F
2,F3,…で構成され、データ保持手段12はラッチ回路L1,
L2,L3で構成され、駆動手段13は排他的論理和ゲートE1,
E2,E3で構成されている。

この駆動回路の動作を第３図を用いて説明する。シリア
ルデータDATAのうちの第１の期間T1に供給される第１の
シリアルデータDATA1は、第１の制御信号であるクロッ
ク信号CPの立下がりでフリップフロップF1に読み込ま
れ、出力信号Q1として出力される。この出力信号Q1はク
ロック信号CPの次の立下がりでフリップフロップF2に読
み込まれ、出力信号Q2として出力される。この出力信号
Q2はクロック信号CPの次の立下がりでフリップフロップ
F3に読み込まれ、出力信号Q3として出力される。以後同
様に動作し、第２の期間T2に供給される第２のシリアル
データDATA2がクロック信号CPに同期してS/P変換手段11
に読み込まれ、シフトされる。

ラッチ回路L1,L2,L3は、第２の制御信号に相当するラッ
チ信号LATCHに同期して、S/P変換手段11のフリップフロ
ップF1,F2,F3からの出力信号Q1,Q2,Q3をラッチする。ラ
ッチ回路L1,L2,L3の出力信号Q4,Q5,Q6は排他的論理和ゲ
ートE1,E2,E3により、第３の制御信号である液晶駆動制
御信号DRVと排他論理和がとられ、出力信号01,02,03と
して出力される。この出力信号01,02,03により、被駆動
回路が駆動される。

（発明が解決しようとする問題点）しかしながら、上記構成の回路では、クロック信号CPと
ラッチ信号LATCHと液晶駆動制御信号DRVとは非同期で動
作するため、第３図に示すように出力信号01,02,03が液
晶駆動制御信号DRVの変化とは異なる時に変化し、出力
信号01,02,03のデューティ比が不揃いになるという問題
点があった。出力信号01,02,03のデューティ比が不揃い
になると、液晶に加わる実効電圧が変動し、液晶寿命が
短くなる。また、第１の期間T1後の第２の期間T2に供給
される第２のシリアルデータDATA2が、完全にS/P変換手
段11に保持される前に、データ保持手段12へ転送されて
しまうおそれがあり、被駆動回路に対して安定なデータ
を出力することが困難であった。

このような従来の駆動回路を音声合成回路や、楽器伴奏
回路に用いた場合には、あるデータに基づくスピーカの
駆動中に次のデータの音が突然発生することになり、音
がひずんだり、電力が増加するという問題点があった。
これはスピーカの交流駆動時に直流バイアスが変化する
ことによるためである。

本発明は前記従来技術が持っていた問題点として、出力
される駆動信号の不安定性の点について解決した駆動回
路を提供するものである。

（問題点を解決するための手段）本発明は、前記問題点を解決するために、シリアルデー
タを順次受信し、このシリアルデータのビットの取込み
に対応する第１の制御信号に従い、パラレルデータに変
換するS/P変換手段と、第２の制御信号を受信した時
に、前記S/P変換手段の出力を保持するデータ保持手段
とを備え、第３の制御信号の信号レベルに従って前記デ
ータ保持手段に保持されたパラレルデータをそのまま、
または反転して出力する駆動回路において、制御信号発
生手段を設けている。

この制御信号発生手段は、前記シリアルデータに対応す
るパラレルデータのラッチを指示するラッチ信号を順次
受信し、保持するラッチ信号保持手段と、前記第３の制
御信号を受信し、前記ラッチ信号保持手段のラッチ信号
保持状態時における該第３の制御信号の変化で前記第２
の制御信号を出力する制御信号出力手段とを有し、前記
第２の制御信号の出力により、または前記第１の制御信
号の入力により、前記ラッチ信号保持手段をリセットす
る機能を有している。

（作用）本発明によれば、以上のように駆動回路を構成したの
で、制御信号発生手段は、ラッチ信号を受信し、第３の
制御信号の変化で第２の制御信号をデータ保持手段への
出力するように働く。そのため、駆動回路から出力され
る駆動信号のデューティ比が不揃いにならず、安定した
駆動信号の出力が行える。

しかも、制御信号発生手段は、制御信号出力手段からの
第２の制御信号の出力により、または第１の制御信号の
入力により、ラッチ信号保持手段をリセットする。その
ため、シリアルデータが完全にS/P変換手段に保持され
る前に、データ保持手段へ転送されてしまうおそれがな
く、被駆動回路に対して安定な駆動信号の出力が行え
る。従って、前記問題点を除去できるのである。

（実施例）第１図は、本発明の実施例を示す駆動回路の回路図であ
る。この駆動回路は、従来と同様、シフトレジスタで構
成されるS/P変換手段11と、ラッチ回路で構成されるデ
ータ保持手段12と、駆動手段13とを、備えている。

S/P変換手段11は、フリップフロップF1,F2,F3を有し、
シリアルデータDATAがフリップフロップF1の入力端Ｄに
入力されている。フリップフロップF1の出力端Ｑはフリ
ップフロップF2の入力端Ｄに接続され、フリップフロッ
プF2の出力端ＱはフリップフロップF3の入力端Ｄに接続
されており、フリップフロップF1,F2,F3は縦続接続され
ている。これらのフリップフロップF1,F2,F3のクロック
入力端には、第１の制御信号であるクロック信号CPが入
力されている。

データ保持手段12は、ラッチ回路L1,L2,L3で構成されて
いる。ラッチ回路L1,L2,L3は、S/P変換手段11内のフリ
ップフロップF1,F2,F3の出力信号Q1,Q2,Q3をラッチす
る。即ち、フリップフロップF1の出力端Ｑはラッチ回路
L1の入力端Ｄに接続され、フリップフロップF2の出力端
Ｑはラッチ回路L2の入力端Ｄに接続され、フリップフロ
ップF3の出力端Ｑはラッチ回路L3の入力端Ｄに接続され
ている。

駆動手段13は、排他的論理和ゲートE1,E2,E3で構成され
ている。これらの排他的論理和ゲートE1,E2,E3は、デー
タ保持手段12のラッチ回路L1,L2,L3の出力信号Q4,Q5,Q6
を第３の制御信号である液晶駆動制御信号DRVに同期さ
せて出力する。即ち、排他的論理和ゲートE1の入力端は
データ保持手段12のラッチ回路L1の出力端Ｑに接続さ
れ、排他的論理和ゲートE2の入力端はラッチ回路L2の出
力端Ｑに接続され、排他的論理和ゲートE3の入力端はラ
ッチ回路L3の出力端Ｑに接続されている。これら排他的
論理和ゲートE1,E2,E3の他の入力端には、液晶駆動制御
信号DRVが入力されている。

さらに本実施例では、第２の制御信号である出力信号Q8
を発生してデータ保持手段12に与える制御信号発生手段
14が設けられている。制御信号発生手段14は、ラッチ信
号LATCHに同期して状態が変化するフリップフロップF4
からなるラッチ信号保持手段と、排他的論理和ゲートE
4,E5及びフリップフロップF5からなる制御信号出力手段
と、該フリップフロップF4をリセットするためのオアゲ
ートORとで、構成されている。

ラッチ信号LATCHはフリップフロップF4のクロック入力
端に入力している。フリップフロップF4の入力端Ｄには
Ｈレベル信号が入力され、出力信号Q7を出力する出力端
Ｑは排他的論理和ゲートE4の一方の入力端に接続されて
いる。排他的論理和ゲートE4の他方の入力端には液晶駆
動制御信号DRVが入力され、出力信号G1を出力する出力
端は次段の排他的論理和ゲートE5の一方の入力端に接続
されている。この排他的論理和ゲートE5の他方の入力端
には、排他的論理和ゲートE4と同様に、液晶駆動制御信
号DRVが入力している。

排他的論理和ゲートE5の出力信号G2を出力する出力端
は、フリップフロップF5の入力端Ｄに接続されている。
このフリップフロップF5は、排他的論理和ゲートE5の出
力信号G2の状態を、クロック入力端に入力される液晶駆
動制御信号DRVに同期して記憶する。フリップフロップF
5の出力信号Q8を出力する出力端Ｑが、データ保持手段1
2のラッチ回路L1,L2,L3のラッチ入力端Ｌに接続されて
いる。フリップフロップF5のリセット入力端Ｒにはクロ
ック信号CPが入力している。また、フリップフロップF4
のリセット入力端Ｒには、フリップフロップF5の出力信
号Q8とクロック信号CPを入力するオアゲートORの出力信
号G3が入力している。

次に、本実施例による駆動回路の動作を第４図を用いて
具体的に説明する。

第１の期間T1において、シリアルデータDATAのうちの第
１のシリアルデータDATA1は、クロック信号CPの立下が
りでフリップフロップF1に読み込まれ、出力信号Q1とし
て出力される。出力信号Q1はクロック信号CPの次の立下
がりでフリップフロップF2に読み込まれ、出力信号Q2と
して出力される。出力信号Q2はクロック信号CPのさらに
次の立下がりでフリップフロップF3に読み込まれ、出力
信号Q3として出力される。この具体例では３ビットのシ
リアルデータDATAをラッチするために、クロック信号CP
を３パルスだけ入力するようにする。

第１の期間T1の経過後、第２の期間T2前に、ラッチ信号
LATCHとしてラッチパルスが入力する。従来はこのラッ
チパルスにより直ちにS/P変換手段11のフリップフロッ
プF1,F2,F3のデータをデータ保持手段12の各ラッチ回路
L1,,L2,L3にラッチしたが、本実施例ではデータ保持手
段12のラッチのタイミングを液晶駆動制御信号DRVの変
化に同期させている。即ち、ラッチ信号LATCHの立下が
りに同期してフリップフロップF4は入力端Ｄに入力して
いるＨレベルを読み込む。そのため、出力信号Q7はＨレ
ベルになる。出力信号Q7がＨレベルになり、かつ液晶駆
動制御信号DRVがＨレベルであると、フリップフロップF
5の入力端ＤにはＨレベル信号が入力される。そして、
第２の期間T2において、液晶駆動制御信号DRVの次の立
下がりでこのＨレベル信号はフリップフロップF5に読み
込まれ、出力信号Q8がＨレベルに変化する。

第２の期間T2で出力信号Q8がＨレベルに変化すると、そ
の変化に同期してラッチ回路L1,L2,L3はフリップフロッ
プF1,F2,F3の出力信号Q1,Q2,Q3をラッチし、出力信号Q
4,Q5,Q6として出力する。同時に出力信号Q8がＨレベル
になると、フリップフロップF4はリセットされ、次のラ
ッチ信号LATCHのパルスの入力に備える。またフリップ
フロップF5は、第２のシリアルデータDATA2を入力すべ
く、クロック信号CPにパルスが入力すると同時にリセッ
トされ、最初の状態になる。

データ保持手段12のラッチ回路L1,L2,L3の出力信号Q4,Q
5,Q6は、駆動手段13により液晶駆動制御信号DRVと同期
がとられ、出力信号01,02,03として出力される。この出
力信号01,02,03により、図示しない被駆動回路が駆動さ
れる。

このような本実施例では、クロック信号CPのパルス入力
後のラッチ信号LATCHのパルスに基づき、シリアルデー
タDATAがラッチされるが、このラッチのタイミングは、
液晶駆動制御信号DRVと同期しているため、出力信号01,
02,03のデューティ比が常に一定に保たれる。そのた
め、液晶に加わる電圧が一定になり、安定駆動が可能と
なる。

しかも、第１のシリアルデータDATA1がデータ保持手段1
2へ転送される前でかつフリップフロップF4に該第１の
シリアルデータDATA1に対応するラッチ信号LATCHが保持
された状態で、S/P変換手段11に第２のシリアルデータD
ATA2が送られてきた時、この第２のシリアルデータDATA
2が送られてくる第２の期間T2のクロック信号CPによっ
て、第２のシリアルデータDATA2を受け取ると共に、フ
リップフロップF4をリセットする。そのため、第２のシ
リアルデータDATA2が完全にS/P変換手段11に保持される
前に、第１のシリアルデータDATA1に対するラッチ信号L
ATCHを入力しても、データ保持手段12へ転送されてしま
うおそれがない。従って、被駆動回路に対して安定な出
力信号01,02,03を出力できる。

本実施例の他の実施例による駆動回路を第５図に示す。
第１の駆動回路と同一の構成要素には同一番号を付し、
その説明を省略する。

本実施例では、第１図の制御信号発生手段14に代えて、
それと回路構成の異なる制御信号発生手段24を設けてい
る。制御信号発生手段24は、セットリセット（SR）フリ
ップフロップSRFFからなるラッチ信号保持手段と、フリ
ップフロップF5からなる制御信号出力手段と、該セット
リセットフリップフロップSRFFをリセットするためのア
ンドゲートANDとで、構成されている。

セットリセットフリップフロップSRFFは、２入力ノアゲ
ートNOR1と３入力ノアゲートNOR2で構成されている。ノ
アゲートNOR1とノアゲートNOR2の入力端及び出力端は、
交差結合されている。ラッチ信号LATCHはフリップフロ
ップSRFFのセット入力端Ｓ、即ちノアゲートNOR1の入力
端に入力している。一方、第１の制御信号であるクロッ
ク信号CPはリセット入力端Ｒ、即ちノアゲートNOR2の入
力端に入力している。また、リセット入力端Ｒには、第
３の制御信号である液晶駆動制御信号DRVと、第２の制
御信号であるフリップフロップF5の出力信号Q8とを、入
力とするアンドゲートANDの出力信号G4用出力端が接続
されている。

次に、本実施例による駆動回路の動作を第６図を用いて
説明する。

クロック信号CPのクロックパルスによってシリアルデー
タDATAをS/P変換手段11に読み込む動作は、上記実施例
と同じであるので説明を省略する。第１の期間T1におい
て、クロックパルス入力後、ラッチ信号LATCHにラッチ
パルスが入力しても、第１のシリアルデータDATA1がデ
ータ保持手段12に直ちにラッチされず、液晶駆動制御信
号DRVと同期がとられる。第１期間T1の経過後、第２の
期間T2前に、ラッチ信号LATCHがＨレベルに変化する
と、フリップフロップSRFFはセットされ、出力信号Q9は
Ｈレベルになる。このＨレベル信号はフリップフロップ
F5の入力端Ｄに入力され、第２の期間T2において液晶駆
動制御信号DRVの次の立下がりに同期して読み込まれ、
出力信号Q8がＨレベルに変化する。

第２の期間T2で出力信号Q8がＨレベルに変化すると、そ
の変化に同期してラッチ回路L1,L2,L3はフリップフロッ
プF1,F2,F3の出力信号Q1,Q2,Q3をラッチし、出力信号Q
4,Q5,Q6として出力する。同時に出力信号Q8がＨレベル
になると、フリップフロップSRFFはリセットされ、次の
ラッチ信号LATCHのパルスの入力に備える。またフリッ
プフロップF5は、第２のシリアルデータDATA2を入力す
べく、クロック信号CPのパルスが入力すると同時にリセ
ットされ、最初の状態になる。

このように、本実施例によっても、上記実施例と同様に
液晶の安定駆動が可能である。

上記実施例は液晶表示回路における駆動回路であった
が、音声合成回路、楽器伴奏回路等の駆動回路において
も、本発明を適用することができる。

また、上記実施例では、ラッチ信号LATCHを液晶駆動制
御信号DRVに同期させるためにＤフリップフロップやSR
フリップフロップを用いたが、JKフリップフロップ等の
他のフリップフロップを用いてもよい。

（発明の効果）以上詳細に説明したように、本発明によれば、ラッチ信
号保持手段と制御信号出力手段とを有する制御信号発生
手段を設け、この制御信号発生手段から出力される第２
の制御信号により、S/P変換手段から出力されるパラレ
ルデータをデータ保持手段にラッチするようにしたの
で、駆動回路から出力される駆動信号が不揃いになるよ
うな不安定動作がなくなり、安定した駆動信号を出力で
きる。

しかも、第２の制御信号の出力により、または第１の制
御信号の入力により、ラッチ信号保持手段をリセットす
るようにしたので、シリアルデータが完全にS/P変換手
段に保持される前に、データ保持手段へ転送されてしま
うおそれがない。従って、被駆動回路に対して安定な駆
動信号を出力できる。

【図面の簡単な説明】

第１図は本発明の実施例を示す駆動回路の回路図、第２
図は従来の駆動回路の回路図、第３図は第２図の駆動回
路の信号波形図、第４図は第１図の駆動回路の信号波形
図、第５図は本発明の他の実施例を示す駆動回路の回路
図、第６図は第５図の駆動回路の信号波形図である。 11……シリアル／パラレル変換手段（S/P変換手段）、1
2……データ保持手段、13……駆動手段、14,24……制御
信号発生手段、F1〜F5……フリップフロップ、L1〜L3…
…ラッチ回路、E1〜E5……排他的論理和ゲート、OR……
オアゲート、AND……アンドゲート、NOR1,NOR2……ノア
ゲート、SRFF……セットリセットフリップフロップ。

Claims

【特許請求の範囲】

【請求項１】シリアルデータを順次受信し、このシリア
ルデータのビットの取込みに対応する第１の制御信号に
従い、パラレルデータに変換するシリアル／パラレル変
換手段と、第２の制御信号を受信した時に、前記シリアル／パラレ
ル変換手段の出力を保持するデータ保持手段とを備え、第３の制御信号の信号レベルに従って前記データ保持手
段に保持されたパラレルデータをそのまま、または反転
して出力する駆動回路において、前記シリアルデータに対応するパラレルデータのラッチ
を指示するラッチ信号を順次受信し、保持するラッチ信
号保持手段と、前記第３の制御信号を受信し、前記ラッチ信号保持手段
のラッチ信号保持状態時における該第３の制御信号の変
化で前記第２の制御信号を出力する制御信号出力手段と
を有し、前記第２の制御信号の出力により、または前記第１の制
御信号の入力により、前記ラッチ信号保持手段をリセッ
トする制御信号発生手段を、設けたことを特徴とする駆動回路。