JPH0748186B2 - Ｒａｍ制御回路 - Google Patents
Ｒａｍ制御回路Info
- Publication number
- JPH0748186B2 JPH0748186B2 JP63276436A JP27643688A JPH0748186B2 JP H0748186 B2 JPH0748186 B2 JP H0748186B2 JP 63276436 A JP63276436 A JP 63276436A JP 27643688 A JP27643688 A JP 27643688A JP H0748186 B2 JPH0748186 B2 JP H0748186B2
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- JP
- Japan
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- processing unit
- ram
- chip enable
- cycle
- data
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はRAM制御回路に関し、特にチップイネーブル信
号を与えることにより所定のサイクル時間単位で任意の
アドレスに対するデータのリード・ライトが可能なRAM
を介してハードウェア処理部により処理されたデータと
ソフトウェア処理部により処理されたデータとを多重化
するディジタル信号処理装置の前記ハードウェア処理部
及び前記ソフトウェア処理部の前記RAMに対するアクセ
スを制御するRAM制御回路に関する。
号を与えることにより所定のサイクル時間単位で任意の
アドレスに対するデータのリード・ライトが可能なRAM
を介してハードウェア処理部により処理されたデータと
ソフトウェア処理部により処理されたデータとを多重化
するディジタル信号処理装置の前記ハードウェア処理部
及び前記ソフトウェア処理部の前記RAMに対するアクセ
スを制御するRAM制御回路に関する。
近年マイクロプロセッサー等に代表されるソフトウェア
の技術の向上により、ディジタルデータ信号の多重、分
離，分岐，挿入およびコードパタンの検出等と言った信
号処理の、一部分はハードウェアにより、一部分はソフ
トウェアにより処理する機器が多用されている。これら
ハードウェア処理部及びソフトウェア処理部はそれぞ
れ、ランダムアクセス可能な一時記憶メモリであるRAM
を用いて所望のデータ処理を行う。このようなハードウ
ェア処理部とソフトウェア処理部とをもったディジタル
信号処理装置は、最終的にはそれらの処理結果を多重化
し、後段の他装置へ送出しているものが多い。その場
合、多重化回路を別途設け、ハードウェア処理部対応の
RAM出力とソフトウェア処理部対応のRAM出力とを多重化
していた。
の技術の向上により、ディジタルデータ信号の多重、分
離，分岐，挿入およびコードパタンの検出等と言った信
号処理の、一部分はハードウェアにより、一部分はソフ
トウェアにより処理する機器が多用されている。これら
ハードウェア処理部及びソフトウェア処理部はそれぞ
れ、ランダムアクセス可能な一時記憶メモリであるRAM
を用いて所望のデータ処理を行う。このようなハードウ
ェア処理部とソフトウェア処理部とをもったディジタル
信号処理装置は、最終的にはそれらの処理結果を多重化
し、後段の他装置へ送出しているものが多い。その場
合、多重化回路を別途設け、ハードウェア処理部対応の
RAM出力とソフトウェア処理部対応のRAM出力とを多重化
していた。
このようなディジタル信号処理装置において、最終的に
ハードウェア処理部及びソフトウェア処理部それぞれの
処理結果を多重化する多重化回路は、それらの処理部で
使用するRAMの共用化で省略化が可能である。すなわ
ち、これらの処理結果はこの共用化RAMに書込んでお
き、多重化出力はこのRAMを読出すことで実現されるか
らである。しかし、RAMを共用化した場合問題となるの
は、上記２系統からRAMに対してのアクセス（読取り、
または書込み）が時間的に衝突した場合に、いずれの系
統もアクセス不能となり、衝突に対する対策が必要とな
ることである。
ハードウェア処理部及びソフトウェア処理部それぞれの
処理結果を多重化する多重化回路は、それらの処理部で
使用するRAMの共用化で省略化が可能である。すなわ
ち、これらの処理結果はこの共用化RAMに書込んでお
き、多重化出力はこのRAMを読出すことで実現されるか
らである。しかし、RAMを共用化した場合問題となるの
は、上記２系統からRAMに対してのアクセス（読取り、
または書込み）が時間的に衝突した場合に、いずれの系
統もアクセス不能となり、衝突に対する対策が必要とな
ることである。
したがって本発明の目的は、ハードウェア処理部の処理
データとソフトウェア処理部の処理データとの多重化を
行うディジタル信号処理装置において、両系統のRAMに
対するアクセスの衝突を回避することにより、RAMの共
用化を可能とし両系統のRAM出力を多重化するための多
重化回路を省略可能とするRAM制御回路を提供すること
にある。
データとソフトウェア処理部の処理データとの多重化を
行うディジタル信号処理装置において、両系統のRAMに
対するアクセスの衝突を回避することにより、RAMの共
用化を可能とし両系統のRAM出力を多重化するための多
重化回路を省略可能とするRAM制御回路を提供すること
にある。
〔課題を解決するための手段〕 本発明は、チップイネーブル信号を与えることにより所
定のサイクル時間単位で任意のアドレスに対するデータ
のリード・ライトが可能なRAMを介してハードウェア処
理部により処理されたデータとソフトウェア処理部によ
り処理されたデータとを多重化するディジタル信号処理
装置の前記ハードウェア処理部及び前記ソフトウェア処
理部の前記RAMに対するアクセスを制御するRAM制御回路
において、 前記所定のサイクル時間として前記ハードウェア処理部
及び前記ソフトウェア処理部それぞれの最短アクセス周
期の半分のいずれをも超えないサイクル時間を有する前
記RAMと、前記RAMに対しチップイネーブル信号を送出開
始後少なくとも２サイクル分の時間内はアドレス及びデ
ータの送受信を行うことができる前記ハードウェア処理
部と、前記RAMに対しチップイネーブル信号を送出開始
後１サイクル分の時間内はアドレス及びデータの送受信
を行うことができる前記ソフトウェア処理部とに接続さ
れ、 前記ハードウェア処理部及び前記ソフトウェア処理部そ
れぞれから入力されるチップイネーブル信号の入力タイ
ミングを監視し、これらのチップイネーブル信号が同一
のサイクルタイミングに入力されたときは、この同一の
サイクルタイミングに続いて１サイクル分遅延したチッ
プイネーブル信号を前記RAMに与え、異なるサイクルタ
イミングに入力されたときは、それぞれのサイクルタイ
ミングのチップイネーブル信号を前記RAMに与えるチッ
プイネーブル遅延手段と、 前記ソフトウェア処理吹からのチップイネーブル信号が
アクティブかインアクティブかを判定し、アクティブの
ときは前記RAMのデータ信号線、リード・ライト信号線
及びアドレス信号線を前記ソフトウェア処理部側に接続
し、インアクティブのときはこれらの信号線を前記ハー
ドウェア処理部側に接続するセレクタ手段とを有する。
定のサイクル時間単位で任意のアドレスに対するデータ
のリード・ライトが可能なRAMを介してハードウェア処
理部により処理されたデータとソフトウェア処理部によ
り処理されたデータとを多重化するディジタル信号処理
装置の前記ハードウェア処理部及び前記ソフトウェア処
理部の前記RAMに対するアクセスを制御するRAM制御回路
において、 前記所定のサイクル時間として前記ハードウェア処理部
及び前記ソフトウェア処理部それぞれの最短アクセス周
期の半分のいずれをも超えないサイクル時間を有する前
記RAMと、前記RAMに対しチップイネーブル信号を送出開
始後少なくとも２サイクル分の時間内はアドレス及びデ
ータの送受信を行うことができる前記ハードウェア処理
部と、前記RAMに対しチップイネーブル信号を送出開始
後１サイクル分の時間内はアドレス及びデータの送受信
を行うことができる前記ソフトウェア処理部とに接続さ
れ、 前記ハードウェア処理部及び前記ソフトウェア処理部そ
れぞれから入力されるチップイネーブル信号の入力タイ
ミングを監視し、これらのチップイネーブル信号が同一
のサイクルタイミングに入力されたときは、この同一の
サイクルタイミングに続いて１サイクル分遅延したチッ
プイネーブル信号を前記RAMに与え、異なるサイクルタ
イミングに入力されたときは、それぞれのサイクルタイ
ミングのチップイネーブル信号を前記RAMに与えるチッ
プイネーブル遅延手段と、 前記ソフトウェア処理吹からのチップイネーブル信号が
アクティブかインアクティブかを判定し、アクティブの
ときは前記RAMのデータ信号線、リード・ライト信号線
及びアドレス信号線を前記ソフトウェア処理部側に接続
し、インアクティブのときはこれらの信号線を前記ハー
ドウェア処理部側に接続するセレクタ手段とを有する。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図であり、図示さ
れていないが第１系統はディジタル信号処理装置のハー
ドウェア処理部、第２系統はそのソフトウェア処理部と
している。図において第１系統に属する入力データ線11
1,リード・ライト線112およびアドレス線113はそれぞれ
セレクタ11,12および13のＡ入力し接続され、第２系統
に属する入力データ線121,リード・ライト線122および
アドレス線123はそれぞれセレクタ11,12および13のＢ入
力に接続され、セレクタ11,12および13の制御入力
（Ｃ）はともに第２系統のチップイネーブル線124が接
続されていて、セレクタ11,12および13のそれぞれの出
力線101,102および103は、それぞれRAM（ランダムアク
セスメモリ）16のデータ入出力端子（I/O），リード・
ライト端子（R/W）およびアドレス端子（ADR）に接続さ
れている。また出力線101は、出力線102とチップイネー
ブル線124との両方の論理否定回路を介した反転信号線
を入力に接続した論理積回路AND1の出力を制御入力
（Ｃ）とするバッファ回路14を介して、第１系統への出
力データ線115に接続されている。なおまた出力線101
は、出力線102の反転信号線とチップイネーブル線124と
を入力に接続した論理積回路AND2の出力を制御入力
（Ｃ）とするバッファ回路15を介して、第２系統への出
力データ線125に接続されている。一方、RAM16にチップ
イネーブル端子（CE）には論理和回路OR1の出力線104が
接続されていて、論理和回路OR1の一方の入力にはチッ
プイネーブル線124が、他方にはセレクタ17の出力
（Ｙ）が接続されている。セレクタ17のＡ入力には第１
系統のチップイネーブル線114が接続され、Ｂ入力には
チッブイネーブル線114からの入力信号（チップイネー
ブル信号）を１サイクル遅らせる遅延回路18の出力が接
続され、制御入力（Ｃ）にはチップイネーブル線114と1
24とを入力とする論理積回路AND3の出力信号を１サイク
ル遅らせる遅延回路19の出力が接続されている。なおセ
レクタ11,12,13,17は何れも制御入力（Ｃ）に論理値
“1"が入力されると、出力線（Ｙ）にはＢ入力側の論理
値が出力され、制御入力に論理値“0"が入力されると、
出力線にはＡ入力側の論理値が出力される。なおまたバ
ッファ回路14および15は、いずれも制御入力（Ｃ）に論
理値“1"が入力されると出力線（Ｂ）には入力（Ａ）の
論理値が出力され、制御入力に論理値“0"が入力される
と、出力線はハイインピーダンスとなり無出力となる。
れていないが第１系統はディジタル信号処理装置のハー
ドウェア処理部、第２系統はそのソフトウェア処理部と
している。図において第１系統に属する入力データ線11
1,リード・ライト線112およびアドレス線113はそれぞれ
セレクタ11,12および13のＡ入力し接続され、第２系統
に属する入力データ線121,リード・ライト線122および
アドレス線123はそれぞれセレクタ11,12および13のＢ入
力に接続され、セレクタ11,12および13の制御入力
（Ｃ）はともに第２系統のチップイネーブル線124が接
続されていて、セレクタ11,12および13のそれぞれの出
力線101,102および103は、それぞれRAM（ランダムアク
セスメモリ）16のデータ入出力端子（I/O），リード・
ライト端子（R/W）およびアドレス端子（ADR）に接続さ
れている。また出力線101は、出力線102とチップイネー
ブル線124との両方の論理否定回路を介した反転信号線
を入力に接続した論理積回路AND1の出力を制御入力
（Ｃ）とするバッファ回路14を介して、第１系統への出
力データ線115に接続されている。なおまた出力線101
は、出力線102の反転信号線とチップイネーブル線124と
を入力に接続した論理積回路AND2の出力を制御入力
（Ｃ）とするバッファ回路15を介して、第２系統への出
力データ線125に接続されている。一方、RAM16にチップ
イネーブル端子（CE）には論理和回路OR1の出力線104が
接続されていて、論理和回路OR1の一方の入力にはチッ
プイネーブル線124が、他方にはセレクタ17の出力
（Ｙ）が接続されている。セレクタ17のＡ入力には第１
系統のチップイネーブル線114が接続され、Ｂ入力には
チッブイネーブル線114からの入力信号（チップイネー
ブル信号）を１サイクル遅らせる遅延回路18の出力が接
続され、制御入力（Ｃ）にはチップイネーブル線114と1
24とを入力とする論理積回路AND3の出力信号を１サイク
ル遅らせる遅延回路19の出力が接続されている。なおセ
レクタ11,12,13,17は何れも制御入力（Ｃ）に論理値
“1"が入力されると、出力線（Ｙ）にはＢ入力側の論理
値が出力され、制御入力に論理値“0"が入力されると、
出力線にはＡ入力側の論理値が出力される。なおまたバ
ッファ回路14および15は、いずれも制御入力（Ｃ）に論
理値“1"が入力されると出力線（Ｂ）には入力（Ａ）の
論理値が出力され、制御入力に論理値“0"が入力される
と、出力線はハイインピーダンスとなり無出力となる。
RAM16はチップイネーブル信号を与えることにより所定
のサイクル時間単位で任意のアドレスに対するデータの
リード・ライトが可能である。この所定のサイクル時間
としてはハードウェア処理部及びソフトウェア処理部そ
れぞれの最短アクセス周期の半分のいずれをも超えない
値とする。また、ハードウェア処理部はRAM16に対しチ
ップイネーブル信号の送出開始後少なくとも２サイクル
分の時間内はアドレス及びデータの送受信を行うことが
でき、ソフトウェア処理部はRAMに対しチップイネーブ
ル信号を送出開始後１サイクル分の時間内はアドレス及
びデータの送受信を行うことができる。
のサイクル時間単位で任意のアドレスに対するデータの
リード・ライトが可能である。この所定のサイクル時間
としてはハードウェア処理部及びソフトウェア処理部そ
れぞれの最短アクセス周期の半分のいずれをも超えない
値とする。また、ハードウェア処理部はRAM16に対しチ
ップイネーブル信号の送出開始後少なくとも２サイクル
分の時間内はアドレス及びデータの送受信を行うことが
でき、ソフトウェア処理部はRAMに対しチップイネーブ
ル信号を送出開始後１サイクル分の時間内はアドレス及
びデータの送受信を行うことができる。
次に、本実施例のRAM制御回路の動作について、第１図
とともに主要点のタイミングチャート示す第２図を参照
して説明する。
とともに主要点のタイミングチャート示す第２図を参照
して説明する。
第２図は、第１系統であるハードウェア処理部がRAM16
のリード・ライトのサイクルC1〜C13のうち連続する２
サイクルごとに書込み（ライト）と読取り（リード）と
を繰返していて、第２系統であるソフトウェア処理部が
間歇的に書込みと読取りとを行っている場合を示してい
る。C1のサイクルタイミングにおいては、ハードウェア
処理部（第１系統）の書込みのみが指定されており、ア
クセス衝突はない。すなわち、チップイネーブル線114
の信号がアクティブ（論理値“1"）でチップイネーブル
線124の信号がインアクティブ（論理値“0"）となり、
同時にリード・ライト線112の信号がアクティブ（ライ
ト）となる。このため、セレクタ11,12,13によりハード
ウェア処理部の入力データ線111のデータ（ｎ）、アド
レス線113のアドレス（Ｎ）、リード・ライト線112のラ
イト（Ｗ）の各信号がRAM16に入力され、セレクタ17及
びOR1によりチップイネーブル信号が供給され、サイク
ルC1内において書込みが完了する。同様に、C2及びC3の
各サイクルタイミングにおいて、ハードウェア処理部及
びソフトウェア処理部のいずれか片系のチップイネーブ
ル信号しかアクティブにならないので、それぞれのサイ
クル内において書込み、読取りが完了する。
のリード・ライトのサイクルC1〜C13のうち連続する２
サイクルごとに書込み（ライト）と読取り（リード）と
を繰返していて、第２系統であるソフトウェア処理部が
間歇的に書込みと読取りとを行っている場合を示してい
る。C1のサイクルタイミングにおいては、ハードウェア
処理部（第１系統）の書込みのみが指定されており、ア
クセス衝突はない。すなわち、チップイネーブル線114
の信号がアクティブ（論理値“1"）でチップイネーブル
線124の信号がインアクティブ（論理値“0"）となり、
同時にリード・ライト線112の信号がアクティブ（ライ
ト）となる。このため、セレクタ11,12,13によりハード
ウェア処理部の入力データ線111のデータ（ｎ）、アド
レス線113のアドレス（Ｎ）、リード・ライト線112のラ
イト（Ｗ）の各信号がRAM16に入力され、セレクタ17及
びOR1によりチップイネーブル信号が供給され、サイク
ルC1内において書込みが完了する。同様に、C2及びC3の
各サイクルタイミングにおいて、ハードウェア処理部及
びソフトウェア処理部のいずれか片系のチップイネーブ
ル信号しかアクティブにならないので、それぞれのサイ
クル内において書込み、読取りが完了する。
一方、C5のサイクルタイミングにおいては、ソフトウェ
ア処理部（第２系統）の読取りアクセスと、ハードウェ
ア処理部（第１系統）の書込みアクセスとが衝突（両系
のチップイネーブル信号がアクティブ）している。この
場合、ソフトウェア処理部のチップイネーブル線124の
アクティブ情報に基づいて、セレクタ11,12,13はソフト
ウェア処理部側の入力データ線121、リード・ライト線1
22およびアドレス線123をRAM16に接続している。また読
取り指定であるためRAM16に接続されている出力線101は
バッファ回路15が動作状態となっていて、その出力を出
力データ線125に接続した状態となっている。このた
め、この状態でソフトウェア処理部側の読取りが先ず行
われる。しかし、ハードウェア処理部及びソフトウェア
処理部のチップイネーブル線114,124に同時に出力され
たチップイネーブル信号は、１サイクル遅れてセレクタ
17のＢ入力と制御入力とに与えられ、この１サイクル遅
れのチップイネーブル信号（第２図中の（Ｙ）部分）が
RAM16に与えられるとともに、チップイネーブル線124の
信号が復旧（インアクティブ）したあとセレクタ11,12,
13はＡ入力側の信号を出力するので、１サイクル分遅れ
たサイクルC6において入力データ線111、リード・ライ
ト線112およびアドレス線113がRAM16に接続されハード
ウェア処理部側の書込みが行われることになる。また、
C11のサイクルタイミングにおいても、ソフトフェア処
理部（第２系統）の書込みアクセスとハードウェア処理
部（第１系統）の読取りアクセスとが衝突しているが、
この場合も上記と同様に、ソフトウェア処理部の書込み
が先きに行なわれて、ハードウェア処理部の読取りが１
サイクル遅れで実行されていることを示している。
ア処理部（第２系統）の読取りアクセスと、ハードウェ
ア処理部（第１系統）の書込みアクセスとが衝突（両系
のチップイネーブル信号がアクティブ）している。この
場合、ソフトウェア処理部のチップイネーブル線124の
アクティブ情報に基づいて、セレクタ11,12,13はソフト
ウェア処理部側の入力データ線121、リード・ライト線1
22およびアドレス線123をRAM16に接続している。また読
取り指定であるためRAM16に接続されている出力線101は
バッファ回路15が動作状態となっていて、その出力を出
力データ線125に接続した状態となっている。このた
め、この状態でソフトウェア処理部側の読取りが先ず行
われる。しかし、ハードウェア処理部及びソフトウェア
処理部のチップイネーブル線114,124に同時に出力され
たチップイネーブル信号は、１サイクル遅れてセレクタ
17のＢ入力と制御入力とに与えられ、この１サイクル遅
れのチップイネーブル信号（第２図中の（Ｙ）部分）が
RAM16に与えられるとともに、チップイネーブル線124の
信号が復旧（インアクティブ）したあとセレクタ11,12,
13はＡ入力側の信号を出力するので、１サイクル分遅れ
たサイクルC6において入力データ線111、リード・ライ
ト線112およびアドレス線113がRAM16に接続されハード
ウェア処理部側の書込みが行われることになる。また、
C11のサイクルタイミングにおいても、ソフトフェア処
理部（第２系統）の書込みアクセスとハードウェア処理
部（第１系統）の読取りアクセスとが衝突しているが、
この場合も上記と同様に、ソフトウェア処理部の書込み
が先きに行なわれて、ハードウェア処理部の読取りが１
サイクル遅れで実行されていることを示している。
このようにして、ハードウェア処理部で処理されたデー
タと、ソフトウェア処理部で処理されたデータを共通の
RAM16に書込み、ハードウェア処理部により読取ること
により、データの多重化を行うことができる。
タと、ソフトウェア処理部で処理されたデータを共通の
RAM16に書込み、ハードウェア処理部により読取ること
により、データの多重化を行うことができる。
以上説明したように本発明によれば、RAMを介してハー
ドウェア処理部により処理されたデータとソフトウェア
処理部により処理されたデータとを多重化するディジタ
ル信号処理装置のRAMへのアクセスを制御するRAM制御回
路において、ハードウェア処理部及びソフトウェア処理
部それぞれからのチップイネーブル信号が同一のサイク
ルタイミングに入力されたときは、そのサイクルタイミ
ングに続いて１サイクル分遅延したチップイネーブル信
号をRAMに与え、異なるサイクルタイミングに入力され
たときは、それぞれのサイクルタイミングのチップイネ
ーブル信号をRAMに与えるチップイネーブル遅延手段
と、ソフトウェア処理部からのチップイネーブル信号の
アクティブ／インアクティブに応じてRAMのデータ信号
線、リード・ライト信号線及びアドレス信号線をソフト
ウェア処理部側／ハードウェア処理部側に択一的に接続
するセレクタ手段とを有しているので、ハードウェア処
理部及びソフトウェア処理部の両系統のRAMに対するア
クセスの衝突を回避することができ、両系統に対して１
式のRAMのみを設けて、両系統のRAMを多重化するための
多重化回路を省略可能とすることができる。
ドウェア処理部により処理されたデータとソフトウェア
処理部により処理されたデータとを多重化するディジタ
ル信号処理装置のRAMへのアクセスを制御するRAM制御回
路において、ハードウェア処理部及びソフトウェア処理
部それぞれからのチップイネーブル信号が同一のサイク
ルタイミングに入力されたときは、そのサイクルタイミ
ングに続いて１サイクル分遅延したチップイネーブル信
号をRAMに与え、異なるサイクルタイミングに入力され
たときは、それぞれのサイクルタイミングのチップイネ
ーブル信号をRAMに与えるチップイネーブル遅延手段
と、ソフトウェア処理部からのチップイネーブル信号の
アクティブ／インアクティブに応じてRAMのデータ信号
線、リード・ライト信号線及びアドレス信号線をソフト
ウェア処理部側／ハードウェア処理部側に択一的に接続
するセレクタ手段とを有しているので、ハードウェア処
理部及びソフトウェア処理部の両系統のRAMに対するア
クセスの衝突を回避することができ、両系統に対して１
式のRAMのみを設けて、両系統のRAMを多重化するための
多重化回路を省略可能とすることができる。
第１図は本発明の一実施例のブロック図、第２図は第１
図の実施例の主要点のタイミングチャートである。 11,12,13,17……セレクタ、14,15……バッファ回路、16
……RAM、18,19……遅延回路、AND1,AND2,AND3……論理
積回路、OR1……論理和回路、111,121……入力データ
線、112,122……リード・ライト線、113,123……アドレ
ス線、114,124……チップイネーブル線、115,125……出
力データ線。
図の実施例の主要点のタイミングチャートである。 11,12,13,17……セレクタ、14,15……バッファ回路、16
……RAM、18,19……遅延回路、AND1,AND2,AND3……論理
積回路、OR1……論理和回路、111,121……入力データ
線、112,122……リード・ライト線、113,123……アドレ
ス線、114,124……チップイネーブル線、115,125……出
力データ線。
Claims (1)
- 【請求項１】チップイネーブル信号を与えることにより
所定のサイクル時間単位で任意のアドレスに対するデー
タのリード・ライトが可能なRAMを介してハードウェア
処理部により処理されたデータとソフトウェア処理部に
より処理されたデータとを多重化するディジタル信号処
理装置の前記ハードウェア処理部及び前記ソフトウェア
処理部の前記RAMに対するアクセスを制御するRAM制御回
路において、 前記所定のサイクル時間として前記ハードウェア処理部
及び前記ソフトウェア処理部それぞれの最短アクセス周
期の半分のいずれをも超えないサイクル時間を有する前
記RAMと、前記RAMに対しチップイネーブル信号を送出開
始後少なくとも２サイクル分の時間内はアドレス及びデ
ータの送受信を行うことができる前記ハードウェア処理
部と、前記RAMに対しチップイネーブル信号を送出開始
後１サイクル分の時間内はアドレス及びデータの送受信
を行うことができる前記ソフトウェア処理部とに接続さ
れ、 前記ハードウェア処理部及び前記ソフトウェア処理部そ
れぞれから入力されるチップイネーブル信号の入力タイ
ミングを監視し、これらのチップイネーブル信号が同一
のサイクルタイミングに入力されたときは、この同一の
サイクルタイミングに続いて１サイクル分遅延したチッ
プイネーブル信号を前記RAMに与え、異なるサイクルタ
イミングに入力されたときは、それぞれのサイクルタイ
ミングのチップイネーブル信号を前記RAMに与えるチッ
プイネーブル遅延手段と、 前記ソフトウェア処理部からのチップイネーブル信号が
アクティブかインアクティブかを判定し、アクティブの
ときは前記RAMのデータ信号線、リード・ライト信号線
及びアドレス信号線を前記ソフトウェア処理部側に接続
し、インアクティブのときはこれらの信号線を前記ハー
ドウェア処理部側に接続するセレクタ手段とを有するこ
とを特徴とするRAM制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63276436A JPH0748186B2 (ja) | 1988-10-31 | 1988-10-31 | Ｒａｍ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63276436A JPH0748186B2 (ja) | 1988-10-31 | 1988-10-31 | Ｒａｍ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02122341A JPH02122341A (ja) | 1990-05-10 |
| JPH0748186B2 true JPH0748186B2 (ja) | 1995-05-24 |
Family
ID=17569396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63276436A Expired - Lifetime JPH0748186B2 (ja) | 1988-10-31 | 1988-10-31 | Ｒａｍ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748186B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54107637A (en) * | 1978-02-13 | 1979-08-23 | Hitachi Ltd | Control system for dynamic type semiconductor memory unit |
-
1988
- 1988-10-31 JP JP63276436A patent/JPH0748186B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02122341A (ja) | 1990-05-10 |
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