JPH0748189B2

JPH0748189B2 - データ処理装置

Info

Publication number: JPH0748189B2
Application number: JP1146036A
Authority: JP
Inventors: 伊都子石田; 雅之畑; 朗山田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1989-06-07
Filing date: 1989-06-07
Publication date: 1995-05-24
Anticipated expiration: 2010-05-24
Also published as: JPH0310345A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はキャッシュメモリを有するデータ処理装置に関
し、特にキャッシュメモリを複数備えたリアルタイムマ
ルチタスクシステムに好適なデータ処理装置に関する。

〔従来の技術〕

第３図は複数のキャッシュメモリを備えた従来の一般的
なデータ処理装置の要部の構成を示すブロック図の一例
である。

図中、１はデータ処理部であり、後述する複数のキャッ
シュメモリ、即ち第1,第2,第3,第４キャッシュメモリ2,
3,4,5または主メモリ７に対してデータのアクセスを行
う。またこのデータ処理部１は、各キャッシュメモリ2,
3,4,5に保持されてはいけないような主メモリ７の領域
（ノンキャッシャブル領域）のデータをアクセスする場
合には後述するバスドライバ回路６へ与えているローア
クティブの第２信号S2をアクティブ（ローレベル）にす
る。

各キャッシュメモリ2,3,4,5は４ウェイセットアソシア
ティブ方式及びライトスルー方式を採用しており、常に
主メモリ７とのデータの一致を維持している。

各キャッシュメモリ2,3,4,5は、データ処理部１により
アクセスされた際に、アクセス対象のデータを保持して
いない場合にはローアクティブの第１信号S1をアクティ
ブにする。この各キャッシュメモリ2,3,4,5が出力する
第１信号S1は４入力の論理回路８の各入力信号となって
いる。

なおこの論理回路８は、その４入力の内の少なくとも１
入力がアクティブであればローアクティブの出力信号を
アクティブにする。

また各キャッシュメモリ2,3,4,5とデータ処理部１と
は、データバスDBを介してシステムバスSBに接続されて
いるが、データバスDBにはそのシステムバスSBとの接続
点にバスドライバ回路６が介装されている。

バスドライバ回路６は、データ処理部１から出力されて
いる第１信号S1及び論理回路８の出力信号により制御さ
れて、データバスDBを開閉駆動し、データ処理部１及び
各キャッシュメモリ2,3,4,5とシステムバスSBとの間に
接続しまた遮断する。より具体的には、データ処理部１
から出力されている第１信号S1及び論理回路８から出力
されている信号の内のいずれか一方がアクティブであれ
ばバスドライバ回路６はデータ処理部１及び各キャッシ
ュメモリ2,3,4,5とシステムバスSBとの間を接続してデ
ータの送受が可能な状態にする。

システムバスSBにはバスドライバ回路６を介して上述の
データバスDBが接続されると共に主メモリ７が接続され
ている。

主メモリ７にはデータ処理部１によるアクセス対象とな
る種々のデータが格納されている。

このような従来のキャッシュメモリを備えたデータ処理
装置の動作は以下の如くである。

データ処理部１がデータのリードアクセスを行うと、各
キャッシュメモリ2,3,4,5はアクセス対象のデータ自身
に保持されているか否かを判断する。アクセス対象のデ
ータが保持されている場合をキャッシュヒットと称し、
アクセス対象のデータがそれが保持されているキャッシ
ュメモリ2,3,4,5のいずれかからデータバスDBを介して
データ処理部１に送られる。

アクセス対象のデータがいずれのキャッシュメモリ2,3,
4,5にも保持されていない場合をキャッシュミスと称
し、主メモリ７からアクセス対象のデータを含む４ワー
ド（各キャッシュメモリ2,3,4,5のライン数に対応す
る）のデータが出力されてシステムバスSB及びデータバ
スDBを介してキャッシュメモリ2,3,4,5及びデータ処理
部１に送られる。データ処理部１はこの主メモリ７から
送られた４ワードのデータを取込む。また各キャッシュ
メモリ2,3,4,5には予め主メモリ７のアドレスの内の保
持可能なアドレス領域がキャッシング可能領域として設
定されており、主メモリ７から送られて来たデータはそ
のアドレスが含まれるキャッシング可能領域が設定され
ているいずれかのキャッシュメモリ2,3,4,5に保持され
る。

ところで、データ処理部１がデータのリード動作あるい
はライト動作を行う場合、まずキャッシュメモリ2,3,4,
5をアクセスする。この際、データ処理部１から出力さ
れたアクセス信号が主メモリ７にそのまま与えられる
と、主メモリ７からデータが読出されて出力される。一
方、同時にキャッシュメモリ2,3,4,5のいずれかでキャ
ッシュヒットした場合にはそのキャッシュメモリからも
データが出力される。このため、キャッシュメモリ2,3,
4,5のいずれかから出力されたデータと主メモリ７から
出力されたデータとがデータバスDB上で衝突することに
なり、これを回避するために主メモリ７とデータ処理部
１との間をバスドライバ回路６により遮断可能にしてい
る。

データ処理部１がキャッシュミスした場合は、アクセス
対象のデータを主メモリ７からデータ処理部１へ転送す
る必要がある。このため、各キャッシュメモリ2,3,4,5
は自身がキャッシュミスしたことを示す信号、即ちそれ
ぞれの第１信号S1をアクティブにしてバスドライバ回路
６に与える。これにより、バスドライバ回路６が開いて
データバスDBが駆動され、データ処理部１と主メモリ７
との間のデータの送受が可能な状態になる。

また、主メモリ７のメモリ領域の内のI/O領域等のよう
なキャッシングしてはならないような領域をデータ処理
部１がアクセスする際には、データ処理部１から出力さ
れているノンキャッシャブル信号、即ち第２信号S2がア
クティブになる。この第２信号S2はバスドライバ回路６
に与えられており、この第２信号S2がアクティブになる
ことによりバスドライバ回路６はデータバスDBを駆動
し、データ処理部１と主メモリ３との間のデータの送受
を可能な状態とする。これによりデータ処理部１は直接
主メモリ７をアクセスすることが可能になる。

以上のように、いずれかのキャッシュメモリ2,3,4,5が
キャッシュヒットした場合以外は、データバスDBが駆動
されてデータ処理部１から主メモリ７をアクセス可能な
状態にする必要がある。

各キャッシュメモリ2,3,4,5はそれぞれ内部にアクセス
対象のアドレス上位４ビットを比較対象とするアドレス
上位４ビットのアドレスコンパレータを有している。こ
のアドレスコンパレータは、それぞれのキャッシュメモ
リ2,3,4,5にキャッシング可能領域として設定されてい
るアドレスの上位４ビットと、データアクセスに際して
データ処理部１から与えられるアクセス対象のデータの
アドレスの上位４ビットとを比較し、一致している場合
にキャッシングするモードと、一致していない場合にキ
ャッシングするモードとのいずれかを設定することが可
能である。

いま、たとえば第１キャッシュメモリ２のアドレスコン
パレータの設定値が“0000"、第２キャッシュメモリ３
のアドレスコンパレータの設定値が“0100"、第３キャ
ッシュメモリ４のアドレスコンパレータの設定値が“10
00"、第４キャッシュメモリ５のアドレスコンパレータ
の設定値が“1100"であるとし、またアドレスが一致し
た場合にキャッシングするモードが設定されているとす
る。この状態は第２図の如くメモリ空間上で模式的に表
すことが可能である。

たとえば、データ処理部１がアドレス上位４ビットが
“0100"でアクセスした場合、第２キャッシュメモリ３
のみがキャッシングし、キャッシュミスした場合には第
１信号S1をアクティブにしてバスドライバ回路６に与え
る。他の第1,第3,第４キャッシュメモリ2,4,5はそれぞ
れに設定されているアドレス上位４ビットが一致しない
のでキャッシングはしない。

また、データ処理部１によるアクセス対象のアドレスの
上位４ビットがたとえば“0010"である場合は、いずれ
のキャッシュメモリ2,3,4,5のキャッシング可能領域と
してもこのアドレスは設定されていないので、いずれの
キャッシュメモリ2,3,4,5もキャッシングはしない。従
ってこの場合、いずれのキャッシュメモリ2,3,4,5も第
１信号S1をアクティブにすることはないし、またデータ
処理部１も第２信号S2をアクティブにしないので、バス
ドライバ回路６はデータバスDBを駆動することはない。

一方、アドレスの上位４ビットが一致した場合にキャッ
シングしないモードが設定されている場合は、キャッシ
ュメモリ2,3,4,5の内の少なくとも一つがキャッシング
してキャッシュミスするとデータバスDBが駆動されるの
で、同時に他のいずれかのキャッシュメモリ2,3,4,5が
キャッシュヒットするとそのキャッシュメモリから出力
されたデータと主メモリ７から出力されたデータとが衝
突する。

たとえば、各キャッシュメモリ2,3,4,5の内部アドレス
コンパレータの設定値が第２図の模式図に示す如くであ
る場合に、データ処理部１によるアクセス対象のデータ
のアドレスの上位４ビットが“0100"であれば、第２キ
ャッシュメモリ３のみがキャッシングせず、他の第1,第
3,第４キャッシュメモリ2,4,5はキャッシングする。こ
の際、たとえば第４キャッシュメモリ５がキャッシュヒ
ットし、他の第１及び第３キャッシュメモリ2,4がキャ
ッシュミスしたとすると、第４キャッシュメモリ５がア
クセス対象のデータを出力するのと同時に他のキャッシ
ュメモリからバスドライバ回路６に与えられている第１
信号S1がアクティブになる。このため、データバスDBが
駆動されて主メモリ７からアクセス対象のデータが出力
されてデータの衝突が発生する。また、アドレスの上位
４ビットが“0010"のデータをデータ処理部１がアクセ
スした場合にも同様のデータの衝突が発生する。

〔発明が解決しようとする課題〕

上述のように、複数のキャッシュメモリを有する従来の
データ処理装置においては、少なくとも１個のキャッシ
ュメモリに設定されているキャッシング可能領域以外の
領域がアクセスされた場合には、アクセス対象のデータ
がキャッシュメモリと主メモリとの双方から出力され、
これらがデータバス上で衝突するという問題がある。

本発明はこのような事情に鑑みてなされたものであり、
複数のキャッシュメモリそれぞれが、アクセス対象のデ
ータのアドレスがキャッシング可能領域であるか否かを
検出し、この結果に従ってデータの衝突を回避するよう
に構成されたデータ処理装置の提供を目的とする。

〔課題を解決するための手段〕

本発明のデータ処理装置は、複数のキャッシュメモリそ
れぞれに設定されているキャッシング可能領域以外の領
域のアドレスがアクセスされたか否かを検出する手段を
備え、複数のキャッシュメモリ総てでそれぞれのキャッ
シング可能領域以外がアクセスされたことが検出された
場合にデータ処理部と主メモリとを接続するように構成
している。

〔作用〕

本発明のデータ処理装置では、複数のキャッシュメモリ
総てでそれぞれのキャッシング可能領域以外がアクセス
されたことが検出された場合にデータ処理部と主メモリ
とが接続されるので、データの衝突が回避される。

〔発明の実施例〕

以下、本発明をその実施例を示す図面に基づいて詳述す
る。

第１図は本発明に係るデータ処理装置の要部の構成を示
すブロック図である。なお、第３図に示した従来例と同
一または相当部分には同一の参照符号を付与してある。

更に、各キャッシュメモリ2,3,4,5には予め主メモリ７
のアドレスの内の保持可能なアドレス領域がキャッシン
グ可能領域として設定されており、主メモリ７から送ら
れて来たデータはそのアドレスと一致するキャッシング
可能領域が設定されているいずれまのキャッシュメモリ
2,3,4,5に保持される。

具体的には、各キャッシュメモリ2,3,4,5にはそれぞれ
内部に対象のアドレス上位４ビットを比較対象とするア
ドレスコンパレータを有している。このアドレスコンパ
レータは、それぞれのキャッシュメモリ2,3,4,5にキャ
ッシング可能領域として設定されているアドレスの上位
４ビットと、データアクセスに際してデータ処理部１か
ら与えられるアクセス対象のデータのアドレスの上位４
ビットとを比較し、一致している場合にキャッシングす
るモードと、一致していない場合にキャッシングするモ
ードとのいずれかの設定することが可能である。

また各キャッシュメモリ2,3,4,5からはローアクティブ
の第３信号S3が４入力の論理回路９へ与えられている。
この第３信号S3は、それぞれのキャッシュメモリ2,3,4,
5において、上述の内部アドレスコンパレータによる比
較結果が一致していない場合、換言すればそれぞれのキ
ャッシュメモリ2,3,4,5のキャッシング可能領域以外の
アドレスがアクセスされた場合にアクティブになる。そ
して、論理回路９は４入力総てがアクティブである場合
にのみそのローアクティブの出力信号である第４信号S4
をアクティブにする。この第４信号S4はバスドライバ回
路６に与えられている。

バスドライバ回路６は、データ処理部１から与えられて
いる第１信号S1,論理回路８の出力信号及び論理回路９
から与えられている第４信号S4により制御されて、デー
タバスDBを開閉駆動する。より具体的には、データ処理
部１から与えられている第１信号S1,論理回路８の出力
信号及び論理回路９から出力されている第４信号S4の少
なくとも一つがアクティブであれば、バスドライバ回路
６はデータ処理部１及び各キャッシュメモリ2,3,4,5と
システムバスSBとの間を接続してデータの送受が可能な
状態にする。

データ処理部１がデータのリードアクセスを行うと、各
キャッシュメモリ2,3,4,5はアクセス対象のデータが自
身に保持されているか否かを判断する。アクセス対象の
データが保持されている場合をキャッシュヒットと称
し、アクセス対象のデータはそれが保持されているキャ
ッシュメモリ2,3,4,5のいずれかからデータバスDBを介
してデータ処理部１に送られる。

アクセス対象のデータがいずれのキャッシュメモリ2,3,
4,5にも保持されていない場合をキャッシュミスと称
し、主メモリ７からアクセス対象のデータを含む４ワー
ド（各キャッシュメモリ2,3,4,5のライン数に対応す
る）のデータがシステムバスSB及びデータバスDBを介し
てキャッシュメモリ2,3,4,5及びデータ処理部１に送ら
れる。データ処理部１はこの主メモリ７から送られた４
ワードのデータを取込む。また各キャッシュメモリ2,3,
4,5はそのアドレスと一致するキャッシング可能領域が
設定されているいずれかのキャッシュメモリ2,3,4,5に
保持される。

ところで、データ処理部１がデータのリード動作あるい
はライト動作を行う場合、まずキャッシュメモリ2,3,4,
5をアクセスする。この際、データ処理部１から出力さ
れたアクセス信号が主メモリ７にそのまま与えられる
と、主メモリ７からデータが読出されて出力される。一
方、同時にキャッシュメモリ2,3,4,5のいずれかでキャ
ッシュヒットした場合にはそのキャッシュメモリからも
データが出力される。このため、キャッシュメモリ2,3,
4,5から出力されたデータと主メモリ７から出力された
データとがデータバスDB上で衝突することになり、これ
を回避するために主メモリ７とデータ処理部１との間を
バスドライバ回路６により遮断可能にしている。

データ処理部１がキャッシュミスした場合は、アスセス
対象のデータを主メモリ７からデータ処理部１へ転送す
る必要がある。このため、各キャッシュメモリ2,3,4,5
は自身がキャッシュミスしたことを示す信号、即ち第１
信号S1をアクティブとしてバスドライバ回路６に与え
る。これにより、バスドライバ回路６が開いてデータバ
スDBが駆動され、データ処理部１と主メモリ７との間の
データの送受が可能な状態になる。

また、主メモリ７のメモリ領域の内のI/O領域等のよう
なキャッシングしてはならないような領域（ノンキャッ
シャブル信号）をデータ処理部１がアクセスする際に
は、データ処理部１から出力されるノンキャッシャブル
信号、即ち第２信号S2がアクティブになる。この第２信
号S2バスドライバ回路６に与えられており、この第２信
号S2がアクティブになることによりバスドライバ回路６
はデータバスDBを駆動し、データ処理部１と主メモリ３
との間のデータの送受を可能な状態とする。これにより
データ処理部１は直接主メモリ７をアクセスすることが
可能になる。

以上のように、いずれかのキャッシュメモリ2,3,4,5が
キャッシュヒットした場合以外は、データバスDBを駆動
してデータ処理部１による主メモリ７に対するアクセス
を可能にする必要がある。

いま、たとえば第１キャッシュメモリ２のアドレスコン
パレータの設定値が“0000"、第２キャッシュメモリ３
のアドレスコンパレータの設定値が“0100"、第３キャ
ッシュメモリ４のアドレスコンパレータの設定値が“10
00"、第４キャッシュメモリ５のアドレスコンパレータ
の設定値が“1100"であるとし、またアドレスが一致し
た場合にキャッシングするモードが設定されているとす
る。この状態は第２図の如くメモリ空間で模式的に表す
ことが可能である。

たとえば、データ処理部１のアクセス対象のアドレスの
上位４ビットが“0100"である場合、第２キャッシュメ
モリ３のみがキャッシングし、第３信号S3をノンアクテ
ィブにする。他の第1,第3,第４キャッシュメモリ2,4,5
はそれぞれに設定されているキャッシング可能領域であ
るアドレス上位４ビットが一致しないのでキャッシング
はせず、それぞれの、第３信号S3をアクティブにする。

以上により論理回路９を出力信号である第４信号S4はア
クティブになり、バスドライバ回路６はデータバスDBを
駆動することはない。この際、キャッシングした第２キ
ャッシュメモリ３がキャッシュミスした場合及びアクセ
ス対象がノンキャッシャブル領域である場合にのみ、そ
れぞれ第２キャッシュメモリ３及びデータ処理部１から
バスドライバ回路６へ与えられている第１信号S1及び第
２信号S2がアクティブになってバスドライバ回路６がデ
ータバスDBを駆動する。従って、第２キャッシュメモリ
３から出力されるデータと主メモリ７から出力されるデ
ータとが衝突することはない。

また、データ処理部１によるアクセス対象のアドレスの
上位４ビットが“0010"である場合は、このアドレスは
いずれのキャッシュメモリ2,3,4,5のキャッシング可能
領域としても設定されていないので、総てのキャッシュ
メモリ2,3,4,5の第３信号S3はアクティブになる。従っ
て、論理回路９の出力信号である第４信号S4もアクティ
ブになるので、バスドライバ回路６はデータバスDBを駆
動する。これによりデータ処理部１は主メモリ７をアク
セスすることが可能になる。

一方、アドレスの上位４ビットが一致した場合にキャッ
シングしないモードが設定されている場合は以下の如く
である。

たとえば、各キャッシュメモリ2,3,4,5の内部アドレス
コンパレータの設定値が第２図に示す如くである場合、
データ処理部１によるアクセス対象のデータのアドレス
の上位４ビットが“0100"であれば、第２キャッシュメ
モリ３のみがキャッシングせず、他の第1,第3,第４キャ
ッシュメモリ2,4,5はキャッシングする。即ち、第２キ
ャッシュメモリ３の第３信号S3はアクティブになり、他
の第1,3,4キャッシュメモリ2,4,5の第３信号S3はノンア
クティブになる。従って、論理回路９の出力信号である
第４信号S4はノンアクティブになるので、バスドライバ
回路６はデータバスDBを駆動することはない。

この際、データバスDBが駆動されるのは、第２キャッシ
ュメモリ３以外の第1,3,4キャッシュメモリ2,4,5がキャ
ッシュミスした場合と、データ処理部１によるアクセス
対象がノンキャッシャブル領域である場合のみであるの
で、データの衝突は発生しない。

また、データ処理部１によるアクセス対象のアドレスの
上位４ビットが“0010"である場合、総てのキャッシュ
メモリ2,3,4,5がキャッシングしてそれぞれの第３信号S
3がノンアクティブになる。このため、論理回路９の出
力信号である第４信号S4もノンアクティブになってバス
ドライバ回路６はデータバスDBを駆動しないので、デー
タの衝突は発生しない。

〔発明の効果〕

以上の詳述したように本発明のデータ処理では、複数の
キャッシュメモリを備えている場合に、複数のキャッシ
ュメモリ総てでそれぞれのキャッシング可能領域以外が
アクセスされたことが検出された場合にはデータ処理部
と主メモリとが接続されてデータ処理部からのアクセス
が可能になるように構成しているので、データの衝突が
回避される。

【図面の簡単な説明】

第１図は本発明のデータ処理装置の要部の構成を示すブ
ロック図、第２図は複数のキャッシュメモリそれぞれの
キャッシング可能領域を示す模式図、第３図は従来のキ
ャッシュメモリを備えたデータ処理装置の要部の構成を
示すブロック図である。１……データ処理部、2,3,4,5……キャッシュメモリ、
６……バスドライバ回路、７……主メモリ、DB……デー
タバス、SB……システムバス、S1……第１信号、S2……
第２信号、S3……第３信号なお、各図中同一符号は同一又は相当部分を示す。

Claims

【特許請求の範囲】

【請求項１】データ処理部と、システムバスに接続され
ていて前記データ処理部によりアクセスされる主メモリ
と、それぞれ前記主メモリの所定の領域が保持可能領域
として設定されその保持可能領域内の一部の記憶内容を
保持し、前記データ処理部によるデータアクセスに際し
てアクセス対象のデータを保持していない場合に所定の
信号を出力する複数のキャッシュメモリと、前記所定の
信号が与えられた場合に前記データ処理部と前記システ
ムバスとを接続して前記データ処理部による前記主メモ
リへのアクセスを可能にするバスドライバ回路とを備え
たデータ処理装置において、前記各キャッシュメモリは、前記データ処理部によるア
クセス対象のデータがそれぞれに設定されている保持可
能領域以外である場合に所定の信号を出力する手段をそ
れぞれ備え、前記バスドライバ回路は、総てのキャッシュメモリから
前記所定の信号が出力された場合に前記データ処理部と
前記システムバスとを接続すべくなしてあることを特徴
とするデータ処理装置。