JPH0310345A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH0310345A JPH0310345A JP1146036A JP14603689A JPH0310345A JP H0310345 A JPH0310345 A JP H0310345A JP 1146036 A JP1146036 A JP 1146036A JP 14603689 A JP14603689 A JP 14603689A JP H0310345 A JPH0310345 A JP H0310345A
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- Japan
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- data
- data processing
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- memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はキャッシュメモリを有するデータ処理装置に関
し、特にキャッシュメモリを複数備えたリアルタイムマ
ルチタスクシステムに好適なブタ処理装置に関する。
し、特にキャッシュメモリを複数備えたリアルタイムマ
ルチタスクシステムに好適なブタ処理装置に関する。
第３図は複数のキャッシュメモリを備えた従来の一般的
なデータ処理装置の要部の構成を示すブロック図の一例
である。
なデータ処理装置の要部の構成を示すブロック図の一例
である。
図中、１はデータ処理部であり、後述する複数のキャッ
シュメモリ、即ち第１．第２．第３．第４キャッシュメ
モリ２，３，４．５または主メモリ７に対してデータの
アクセスを行う。またこのデータ処理部■は、各キャッ
シュメモリ２．３，４．５に保持されてはいりないよう
な主メモリ７の領域（ノンキャッシャプル領域）のデー
タをアクセスする場合には後述するバスドライバ回路６
へ与えているローアクティブの第２信号Ｓ２をアクティ
ブ（ローレベル）にする。
シュメモリ、即ち第１．第２．第３．第４キャッシュメ
モリ２，３，４．５または主メモリ７に対してデータの
アクセスを行う。またこのデータ処理部■は、各キャッ
シュメモリ２．３，４．５に保持されてはいりないよう
な主メモリ７の領域（ノンキャッシャプル領域）のデー
タをアクセスする場合には後述するバスドライバ回路６
へ与えているローアクティブの第２信号Ｓ２をアクティ
ブ（ローレベル）にする。
各キャッシュメモリ２，３，４．５は４ウ工イセツトア
ソシアテイブ方式及びライトスル一方式を採用しており
、常に主メモリ７とのデータの一致を維持している。
ソシアテイブ方式及びライトスル一方式を採用しており
、常に主メモリ７とのデータの一致を維持している。
各キャッシュメモリ２．３，４．５は、データ処理部１
によりアクセスされた際に、アクセス対象のデクを保持
していない場合にはローアクティブの第１信号Ｓ１をア
クティブにする。この各キャッシュメモリ２．３，４．
５が出力する第１信号Ｓ１は４人力の論理回路８の各入
力信号となっている。
によりアクセスされた際に、アクセス対象のデクを保持
していない場合にはローアクティブの第１信号Ｓ１をア
クティブにする。この各キャッシュメモリ２．３，４．
５が出力する第１信号Ｓ１は４人力の論理回路８の各入
力信号となっている。
なおこの論理回路８は、その４人力の内の少なくとも１
人力がアクティブであればローアクティブの出力信号を
アクティブにする。
人力がアクティブであればローアクティブの出力信号を
アクティブにする。
また各４−ヤソシユメモリ２，３，４．５とデータ処理
部１とは、データバスＤＢを介してシステムバスＳＢに
接続されているが、データバスＤＢにはそのシステムバ
スＳＢとの接続点にバスドライバ回路６が介装されてい
る。
部１とは、データバスＤＢを介してシステムバスＳＢに
接続されているが、データバスＤＢにはそのシステムバ
スＳＢとの接続点にバスドライバ回路６が介装されてい
る。
バスドライバ回路６は、データ処理部１から出力されて
いる第１信号Ｓ１及び論理回路８の出力信号により制御
されて、データバスＩＩＢを開閉駆動し、データ処理部
１及び各キャッシュメモリ２，３．Ｉｆ、 ５とシステ
ムバスＳＢとの間を接続しまた遮断する。
いる第１信号Ｓ１及び論理回路８の出力信号により制御
されて、データバスＩＩＢを開閉駆動し、データ処理部
１及び各キャッシュメモリ２，３．Ｉｆ、 ５とシステ
ムバスＳＢとの間を接続しまた遮断する。
より具体的には、データ処理部１から出ノｊされている
第１信号Ｓ１及び論理回路８から出力されている信号の
内のいずれか一方がアクティブであればバスドライバ回
路６はデータ処理部１及び各キャッシュメモリ２，３，
４．５とシステムバスＳＢとの間を接続してデータの送
受が可能な状態にする。
第１信号Ｓ１及び論理回路８から出力されている信号の
内のいずれか一方がアクティブであればバスドライバ回
路６はデータ処理部１及び各キャッシュメモリ２，３，
４．５とシステムバスＳＢとの間を接続してデータの送
受が可能な状態にする。
システムバスＳＢにはバスドライバ回路６を介して上述
のデータバスＢＤが接続されると共に主メモリ７が接続
されている。
のデータバスＢＤが接続されると共に主メモリ７が接続
されている。
主メモリ７にはデータ処理部１によるアクセス対象とな
る種々のデータが格納されている。
る種々のデータが格納されている。
このような従来のキャッシュメモリを備えたデク処理装
置の動作は以下の如くである。
置の動作は以下の如くである。
データ処理部１がデータのリードアクセスを行うと、各
キャッシュメモリ２，３，４．５はアクセス対象のデー
タが自身に保持されているか否かを判断する。アクセス
対象のデータが保持されている場合をキャツシュヒツト
と称し、アクセス対象のデクはそれが保持されているキ
ャッシュメモリ２３４５のいずれかからデータバスＢＤ
を介してデータ処理部１に送られる。
キャッシュメモリ２，３，４．５はアクセス対象のデー
タが自身に保持されているか否かを判断する。アクセス
対象のデータが保持されている場合をキャツシュヒツト
と称し、アクセス対象のデクはそれが保持されているキ
ャッシュメモリ２３４５のいずれかからデータバスＢＤ
を介してデータ処理部１に送られる。
アクセス対象のデータがいずれのキャッシュメモリ２，
３，４．５にも保持されていない場合をキャッシュミス
と称し、主メモリ７からアクセス対象のデータを含む４
ワード （各キャッシュメモリ２，３４．５のウェイ数
に対応する）のデータが出力されてシステムバスＳＲ及
びデータバスＢ１１を介してキャッシュメモリ２，３．
４．５及びデータ処理部１に送られる。データ処理部１
はこの主メモリ７から送られた４ワードのデータを取込
む。また各キャッシュメモリ２，３，４．５には予め主
メモリ７のアドレスの内の保持可能なアドレス領域がキ
ャッシング可能領域として設定されており、主メモリ７
から送られて来たデータはそのアドレスが含まれるキャ
ッシング可能領域が設定されているいずれかのキャッシ
ュメモリ２，３，４．５に保持される。
３，４．５にも保持されていない場合をキャッシュミス
と称し、主メモリ７からアクセス対象のデータを含む４
ワード （各キャッシュメモリ２，３４．５のウェイ数
に対応する）のデータが出力されてシステムバスＳＲ及
びデータバスＢ１１を介してキャッシュメモリ２，３．
４．５及びデータ処理部１に送られる。データ処理部１
はこの主メモリ７から送られた４ワードのデータを取込
む。また各キャッシュメモリ２，３，４．５には予め主
メモリ７のアドレスの内の保持可能なアドレス領域がキ
ャッシング可能領域として設定されており、主メモリ７
から送られて来たデータはそのアドレスが含まれるキャ
ッシング可能領域が設定されているいずれかのキャッシ
ュメモリ２，３，４．５に保持される。
ところで、データ処理部１がデータのリード動作あるい
はライト動作を行う場合、まずキャッシュメモリ２，３
，４．５をアクセスする。この際、データ処理部１から
出力されたアクセス信号が主メモリ７にそのまま与えら
れると、主メモリ７からデータが読出されて出力される
。一方、同時にキャッシュメモリ２，３，４．５のいず
れかでギャノシｊ−ヒントした場合にはそのキャッシュ
メモリからもデータが出力される。このため、キャッシ
ュメモリ２３４５のいずれかから出力されたデータと主
メモリ７から出力されたデータとがデータバスＩＩＢＪ
二で衝突することになり、これを回避するために主メモ
リ７とデータ処理部１との間をバスドライバ回路６によ
り遮断可能にしている。
はライト動作を行う場合、まずキャッシュメモリ２，３
，４．５をアクセスする。この際、データ処理部１から
出力されたアクセス信号が主メモリ７にそのまま与えら
れると、主メモリ７からデータが読出されて出力される
。一方、同時にキャッシュメモリ２，３，４．５のいず
れかでギャノシｊ−ヒントした場合にはそのキャッシュ
メモリからもデータが出力される。このため、キャッシ
ュメモリ２３４５のいずれかから出力されたデータと主
メモリ７から出力されたデータとがデータバスＩＩＢＪ
二で衝突することになり、これを回避するために主メモ
リ７とデータ処理部１との間をバスドライバ回路６によ
り遮断可能にしている。
データ処理部１がキャッシュミスした場合は、アクセス
対象のデータを主メモリ７からデータ処理部１へ転送す
る必要がある。このため、各キャッシュメモリ２．３．
４．５は自身がキャッシュミスしたことを示す信号、即
ちそれぞれの第１信号Ｓ１をアクティブにしてバスドラ
イバ回路６に与える。
対象のデータを主メモリ７からデータ処理部１へ転送す
る必要がある。このため、各キャッシュメモリ２．３．
４．５は自身がキャッシュミスしたことを示す信号、即
ちそれぞれの第１信号Ｓ１をアクティブにしてバスドラ
イバ回路６に与える。
これにより、バスドライバ回路６が開いてデータバス旧
）が駆動され、データ処理部１と主メモリ７との間のデ
ータの送受が可能な状態になる。
）が駆動され、データ処理部１と主メモリ７との間のデ
ータの送受が可能な状態になる。
また、主メモリ７のメモリ領域の内のＩ１０領域等のよ
うなキャッシングしてはならないような領域をデータ処
理部ｌがアクセスする際には、データ処理部１から出力
されているノンキャッシャフル信号、即ち第２信号Ｓ２
がアクティブになる。この第２信号Ｓ２はバスドライバ
回路６に与えられており、この第２信号Ｓ２がアクティ
ブになることによりハスドライバ回路６はデータバスＤ
ｌｌを駆動し、データ処理部ｌと主メモリ３との間のデ
ータの送受を可能な状態とする。これによりデータ処理
部１は直接主メモリ７をアクセスすることが可能になる
。
うなキャッシングしてはならないような領域をデータ処
理部ｌがアクセスする際には、データ処理部１から出力
されているノンキャッシャフル信号、即ち第２信号Ｓ２
がアクティブになる。この第２信号Ｓ２はバスドライバ
回路６に与えられており、この第２信号Ｓ２がアクティ
ブになることによりハスドライバ回路６はデータバスＤ
ｌｌを駆動し、データ処理部ｌと主メモリ３との間のデ
ータの送受を可能な状態とする。これによりデータ処理
部１は直接主メモリ７をアクセスすることが可能になる
。
以」二のように、いずれかのキャッシュメモリ２３．４
．５がキャツシュヒツトした場合以外は、ブタハスＢＤ
が駆動されてデータ処理部１から主メモリ７をアクセス
可能な状態にする必要がある。
．５がキャツシュヒツトした場合以外は、ブタハスＢＤ
が駆動されてデータ処理部１から主メモリ７をアクセス
可能な状態にする必要がある。
各キャッシュメモリ２，３，４．５はそれぞれ内部にア
クセス対象のアドレス」二位４ビットを比較対象トすル
アドレス上位４ビツトのアドレスコンパレータを有して
いる。このアドレスコンパレークは、それぞれのキャッ
シュメモリ２．３．４．５にキャッシング可能領域とし
て設定されているアドレスの上位４ビツトと、データア
クセスに際してデータ処理部１から与えられるアクセス
対象のデータのアドレスの上位４ビツトとを比較し、一
致している場合にキャッシングするモードと、一致して
いない場合にキャッシングするモードとのいずれかを設
定することが可能である。
クセス対象のアドレス」二位４ビットを比較対象トすル
アドレス上位４ビツトのアドレスコンパレータを有して
いる。このアドレスコンパレークは、それぞれのキャッ
シュメモリ２．３．４．５にキャッシング可能領域とし
て設定されているアドレスの上位４ビツトと、データア
クセスに際してデータ処理部１から与えられるアクセス
対象のデータのアドレスの上位４ビツトとを比較し、一
致している場合にキャッシングするモードと、一致して
いない場合にキャッシングするモードとのいずれかを設
定することが可能である。
いま、たとえば第１キヤツシユメモリ２のアドレスコン
パレータの設定値が００００”、第２キヤツシユメモリ
３のアドレスコンパレータの設定値が“０１００″、第
３キヤツシユメモリ４のアドレスコンパレータの設定値
が’１０００”、第４キヤツシユメモリ５のアドレスコ
ンパレータの設定値が“１．１００”であるとし、また
アドレスが一致した場合にキャッシングするモートが設
定されているとする。この状態は第２図の如くメモリ空
間上で模式的に表すことが可能である。
パレータの設定値が００００”、第２キヤツシユメモリ
３のアドレスコンパレータの設定値が“０１００″、第
３キヤツシユメモリ４のアドレスコンパレータの設定値
が’１０００”、第４キヤツシユメモリ５のアドレスコ
ンパレータの設定値が“１．１００”であるとし、また
アドレスが一致した場合にキャッシングするモートが設
定されているとする。この状態は第２図の如くメモリ空
間上で模式的に表すことが可能である。
たとえば、データ処理部１がアドレス上位４ビツトが０
１００”でアクセスした場合、第２キヤツシユメモリ３
のみがキャッシングし、キャッシュミスした場合には第
１信号Ｓ１をアクティブにしてパストライバ回路６に与
える。他の第１．第３．第４キャッシュメモリ２，４．
５はそれぞれに設定されているアドレス」二位４ビット
が一致しないのでキャッシングはしない。
１００”でアクセスした場合、第２キヤツシユメモリ３
のみがキャッシングし、キャッシュミスした場合には第
１信号Ｓ１をアクティブにしてパストライバ回路６に与
える。他の第１．第３．第４キャッシュメモリ２，４．
５はそれぞれに設定されているアドレス」二位４ビット
が一致しないのでキャッシングはしない。
また、データ処理部１によるアクセス対象のアドレスの
」二位４ビットがたとえば”００１０’である場合は、
いずれのキャッシュメモリ２．３，４．５のキャッシン
グ可能領域としてもこのアドレスは設定されていないの
で、いずれのキャッシュメモリ２，３４．５もキャッシ
ングはしない。従ってこの場合、いずれのキャッシュメ
モリ２．３，４．５も第１信号ｓ１をアクティブにする
ことはないし、またデータ処理部１も第２信号Ｓ２をア
クティブにしないので、バスドライバ回路６はデータバ
スＤＢを駆動することはない。
」二位４ビットがたとえば”００１０’である場合は、
いずれのキャッシュメモリ２．３，４．５のキャッシン
グ可能領域としてもこのアドレスは設定されていないの
で、いずれのキャッシュメモリ２，３４．５もキャッシ
ングはしない。従ってこの場合、いずれのキャッシュメ
モリ２．３，４．５も第１信号ｓ１をアクティブにする
ことはないし、またデータ処理部１も第２信号Ｓ２をア
クティブにしないので、バスドライバ回路６はデータバ
スＤＢを駆動することはない。
一方、アドレスの上位４ピントが一致した場合にキャッ
シングしないモードが設定されている場合は、キャッシ
ュメモリ２，３，４．５の内の少なくとも一つがキャッ
シングしてキャッシュミスするとデータバスＤＢが駆動
されるので、同時に他のいずれかのキャンシュメそり２
．３．４．５がキャンンユヒントするとそのキャッシュ
メモリから出力されたデータと主メモリ７から出力され
たデータとが衝突する。
シングしないモードが設定されている場合は、キャッシ
ュメモリ２，３，４．５の内の少なくとも一つがキャッ
シングしてキャッシュミスするとデータバスＤＢが駆動
されるので、同時に他のいずれかのキャンシュメそり２
．３．４．５がキャンンユヒントするとそのキャッシュ
メモリから出力されたデータと主メモリ７から出力され
たデータとが衝突する。
たとえば、各キャッシュメモリ２，３．４．５の内部ア
ドレスコンパレークの設定値が第２図の模式は１に示す
如くである場合に、データ処理部１によるアクセス対象
のデータのアドレスの上位４ビツトが”０１００”であ
れば、第２キヤノソユメモリ３のゐがキャッシングせず
、他の第１．第３．第４キヤ、ンュメモリ２，４．５は
キャッシングする。この際、たとえば第４ギヤソシユメ
モリ５がキャンシュヒツトし、他の第１及び第３キャッ
シュメモリ２，４がキャッシュミスしたとすると、第４
キ士・２シユメモリ５がアクセス対象のデータを出力す
るのと同時に他のキャッシュメモリからバスドライバ回
路６に与えられている第１信号Ｓ１がアクティブになる
。このため、データバスＤＢが駆動されて主メモリ７か
らアクセス対象のデータが出力されてデータの衝突が発
生する。また、アドレスの上位４ビツトが“００１（１
”のデータをデータ処理部１がアクセスした場合にも同
様のデータの衝突が発生ずる。
ドレスコンパレークの設定値が第２図の模式は１に示す
如くである場合に、データ処理部１によるアクセス対象
のデータのアドレスの上位４ビツトが”０１００”であ
れば、第２キヤノソユメモリ３のゐがキャッシングせず
、他の第１．第３．第４キヤ、ンュメモリ２，４．５は
キャッシングする。この際、たとえば第４ギヤソシユメ
モリ５がキャンシュヒツトし、他の第１及び第３キャッ
シュメモリ２，４がキャッシュミスしたとすると、第４
キ士・２シユメモリ５がアクセス対象のデータを出力す
るのと同時に他のキャッシュメモリからバスドライバ回
路６に与えられている第１信号Ｓ１がアクティブになる
。このため、データバスＤＢが駆動されて主メモリ７か
らアクセス対象のデータが出力されてデータの衝突が発
生する。また、アドレスの上位４ビツトが“００１（１
”のデータをデータ処理部１がアクセスした場合にも同
様のデータの衝突が発生ずる。
上述のように、複数のキャッシュメモリを有する従来の
データ処理装置においては、少な（とも１個のキャッシ
ュメモリに設定されてＢ、るキャッシング可能領域以外
の領域がアクセスされた場合には、アクセス対象のデー
タがキャッシュメモリと主メモリとの双方から出力され
、これらがデータバス」二で衝突するという問題がある
。
データ処理装置においては、少な（とも１個のキャッシ
ュメモリに設定されてＢ、るキャッシング可能領域以外
の領域がアクセスされた場合には、アクセス対象のデー
タがキャッシュメモリと主メモリとの双方から出力され
、これらがデータバス」二で衝突するという問題がある
。
本発明はこのような事情に鑑メてなされたものであり、
複数のキャンシメモリそれぞれが、アクセス対象のデー
タのアドレスがキャッシング可能領域であるか否かを検
出し、この結果に従ってデータの衝突を回避するように
構成されたデータ処理装置の提供を目的とする。
複数のキャンシメモリそれぞれが、アクセス対象のデー
タのアドレスがキャッシング可能領域であるか否かを検
出し、この結果に従ってデータの衝突を回避するように
構成されたデータ処理装置の提供を目的とする。
本発明のデータ処理装置は、複数のキャッシュメモリそ
れぞれに設定されているキャッシング可能領域以外の領
域のアドレスがアクセスされたか否かを検出する手段を
備え、複数のキャッシュメモリ総てでそれぞれのキャッ
シング可能領域以外がアクセスされたことが検出された
場合にデータ処理部と主メ干すとを接続するように構成
している。
れぞれに設定されているキャッシング可能領域以外の領
域のアドレスがアクセスされたか否かを検出する手段を
備え、複数のキャッシュメモリ総てでそれぞれのキャッ
シング可能領域以外がアクセスされたことが検出された
場合にデータ処理部と主メ干すとを接続するように構成
している。
本発明のデータ処理装置では、複数のキャッシュメモリ
総てでそれぞれのキャッシング可能領域以外がアクセス
されたことが検出された場合にデータ処理部と主メモリ
とが接続されるので、データの衝突が回避される。
総てでそれぞれのキャッシング可能領域以外がアクセス
されたことが検出された場合にデータ処理部と主メモリ
とが接続されるので、データの衝突が回避される。
以下、本発明をその実施例を示す図面に基づいて詳述す
る。
る。
第１図は本発明に係るデータ処理装置の要部の構成を示
すブロック図である。なお、第３図に示した従来例と同
一または相当部分には同一の参照符号をイ」与しである
。
すブロック図である。なお、第３図に示した従来例と同
一または相当部分には同一の参照符号をイ」与しである
。
図中、１はデータ処理部であり、後述する複数のキャッ
シュメモリ、即ち第１．第２．第３．第４キャッシュメ
モリ２，３，４．５または主メモリ７に対してデータの
アクセスを行う。またこのデータ処理部１は、各キャッ
シュメモリ２，３，４．５に保持されてはいけないよう
な主メモリ７の領域（ノンキャッシャプル領域）のデー
タをアクセスする場合には後述するバスドライバ回路６
へ与えているローアクティブの第２信号Ｓ２をアクティ
ブ（ローレベル）にする。
シュメモリ、即ち第１．第２．第３．第４キャッシュメ
モリ２，３，４．５または主メモリ７に対してデータの
アクセスを行う。またこのデータ処理部１は、各キャッ
シュメモリ２，３，４．５に保持されてはいけないよう
な主メモリ７の領域（ノンキャッシャプル領域）のデー
タをアクセスする場合には後述するバスドライバ回路６
へ与えているローアクティブの第２信号Ｓ２をアクティ
ブ（ローレベル）にする。
各キャソソユメモリ２．３．４．５は４ウ工イセツトア
ソシアテイブ方式及びライトスル一方式を採用２ しており、常に主メモリ７とのデータの一致を維持して
いる。
ソシアテイブ方式及びライトスル一方式を採用２ しており、常に主メモリ７とのデータの一致を維持して
いる。
各キャンシュメモリ２．３．４．５は、データ処理部１
によりアクセスされた際に、アクセス対象のデータを保
持していない場合にはローアクティブの第１信号Ｓ１を
アクティブにする。この各キャンシメモリ２，３，４．
５が出力する第１信号Ｓ１は４人力の論理回路８の各入
力信号となっている。
によりアクセスされた際に、アクセス対象のデータを保
持していない場合にはローアクティブの第１信号Ｓ１を
アクティブにする。この各キャンシメモリ２，３，４．
５が出力する第１信号Ｓ１は４人力の論理回路８の各入
力信号となっている。
なおこの論理回路Ｂは、その４人力の内の少なくとも１
人力がアクティブであればローアクティブの出力信号を
アクティブにする。
人力がアクティブであればローアクティブの出力信号を
アクティブにする。
また各キャッシュメモリ２，３，４．５とデータ処理部
１とは、データバスＤＢを介してシステムバスＳＢに接
続されているが、データバスＤＢにはそのシステムバス
ＳＢとの接続点にバスドライバ回路６が介装されている
。
１とは、データバスＤＢを介してシステムバスＳＢに接
続されているが、データバスＤＢにはそのシステムバス
ＳＢとの接続点にバスドライバ回路６が介装されている
。
更に、各キャッシュメモリ２，３，４．５には予め主メ
モリ７のアドレスの内の保持可能なアドレス領域ががキ
ャッシング可能領域として設定されており、主メモリ７
から送られて来たデータはそのアドレスと一致するキャ
ッシング可能領域が設定されているいずれかのこ１−ヤ
ノシュメモリ２，３，４．５に保持される。
モリ７のアドレスの内の保持可能なアドレス領域ががキ
ャッシング可能領域として設定されており、主メモリ７
から送られて来たデータはそのアドレスと一致するキャ
ッシング可能領域が設定されているいずれかのこ１−ヤ
ノシュメモリ２，３，４．５に保持される。
具体的には、各キャッシュメモリ２，３．４．５にはそ
れぞれ内部にアクセス対象のアドレス」二位４ビットを
比較対象とするアドレスコンパレータを有している。こ
のアドレスコンパレータは、それぞれのキャッシュメモ
リ２．３．４．５にキャッシング可能領域として設定さ
れているアドレスの上位４ビツトと、データアクセスに
際してデータ処理部１から与えられるアクセス対象のデ
ータのアドレスの上位４ビツトとを比較し、一致してい
る場合にキャッシングするモードと、一致していない場
合にキャッシングするモート′とのいずれかを設定する
ことが可能である。
れぞれ内部にアクセス対象のアドレス」二位４ビットを
比較対象とするアドレスコンパレータを有している。こ
のアドレスコンパレータは、それぞれのキャッシュメモ
リ２．３．４．５にキャッシング可能領域として設定さ
れているアドレスの上位４ビツトと、データアクセスに
際してデータ処理部１から与えられるアクセス対象のデ
ータのアドレスの上位４ビツトとを比較し、一致してい
る場合にキャッシングするモードと、一致していない場
合にキャッシングするモート′とのいずれかを設定する
ことが可能である。
また各キャッジ１、メモリ２，３．４．５からはローア
クティブの第３信号Ｓ３が４人力の論理回路９へ与えら
れている。この第３信号Ｓ３は、それぞれのキャッシュ
メモリ２，３，４．５において、上述の内部アドレスコ
ンパレータによる比較結果が一致していない場合、換言
すればそれぞれのキヤノンユメモリ２，３，４．５のキ
ャッシング可能領域以外のアドレスがアクセスされた場
合にアクティブになる。そして、論理回路９は４人力総
゛ζがアクティブである場合にのみそのローアクティブ
の出力信号である第４信号Ｓ４をアクティブにする。こ
の第４信号Ｓ４はバスドライバ回路６に与えられている
。
クティブの第３信号Ｓ３が４人力の論理回路９へ与えら
れている。この第３信号Ｓ３は、それぞれのキャッシュ
メモリ２，３，４．５において、上述の内部アドレスコ
ンパレータによる比較結果が一致していない場合、換言
すればそれぞれのキヤノンユメモリ２，３，４．５のキ
ャッシング可能領域以外のアドレスがアクセスされた場
合にアクティブになる。そして、論理回路９は４人力総
゛ζがアクティブである場合にのみそのローアクティブ
の出力信号である第４信号Ｓ４をアクティブにする。こ
の第４信号Ｓ４はバスドライバ回路６に与えられている
。
ハスドライバ回路６は、データ処理部１から与えられて
いる第１信号ＳＬ、論理回路８の出力信号及び論理回路
９から与えられている第４信号Ｓ４により制御されて、
データバスＤＢを開閉駆動する。
いる第１信号ＳＬ、論理回路８の出力信号及び論理回路
９から与えられている第４信号Ｓ４により制御されて、
データバスＤＢを開閉駆動する。
より具体的には、データ処理部１から与えられている第
１信号Ｓ１．論理回路８の出力信号及び論理回路９から
出力されている第４信号Ｓ４の少なくとも一つがアクテ
ィブであれば、バスドライバ回路６はデータ処理部１及
び各キャッシュメモリ２，３４．５とシステムバスＳＢ
との間を接続してデータの送受が可能な状態にする。
１信号Ｓ１．論理回路８の出力信号及び論理回路９から
出力されている第４信号Ｓ４の少なくとも一つがアクテ
ィブであれば、バスドライバ回路６はデータ処理部１及
び各キャッシュメモリ２，３４．５とシステムバスＳＢ
との間を接続してデータの送受が可能な状態にする。
システムバスＳＢにはバスドライバ回路６を介して上述
のデータバスＢＤが接続されると共に主メモリ７が接続
されている。
のデータバスＢＤが接続されると共に主メモリ７が接続
されている。
主メモリ７にはデータ処理部１によるアクセス対象とな
る種々のデータが格納されている。
る種々のデータが格納されている。
このような従来のキャッシュメモリを侃えたデータ処理
装置の動作は以下の如くである。
装置の動作は以下の如くである。
データ処理部１がデータのリードアクセスを行うと、各
キャッシュメモリ２，３，４．５はアクセス対象のデー
タが自身に保持されているか否かを判断する。アクセス
対象のデータが保持されている場合をキャツシュヒツト
と称し、アクセス対象のデータはそれが保持されている
キャッシュメモリ２３４５のいずれかからデータバス１
１０を介してデク処理部１に送られる。
キャッシュメモリ２，３，４．５はアクセス対象のデー
タが自身に保持されているか否かを判断する。アクセス
対象のデータが保持されている場合をキャツシュヒツト
と称し、アクセス対象のデータはそれが保持されている
キャッシュメモリ２３４５のいずれかからデータバス１
１０を介してデク処理部１に送られる。
アクセス対象のデータがいずれのキャッシュメモリ２，
３，４．５にも保持されていない場合をキヤ・ノシュミ
スと称し、主メモリ７からアクセス対象のデータを含む
４ワード（各キャッシュメモリ２，３４５のウェイ故に
対応する）のデータがシステムバスＳＢ及びデータバス
ＢＤを介してキャッシュメモリ２，３，４．５及びデー
タ処理部１に送られる。デク処理部１はこの主メモリ７
から送られた４ワドのデータを取込む。また各キャッシ
ュメモリ２３．４．５はそのアドレスと一致するキャッ
シング可能領域が設定されているいずれかのギヤソシブ
ーメモリ２，３，４．５に保持される。
３，４．５にも保持されていない場合をキヤ・ノシュミ
スと称し、主メモリ７からアクセス対象のデータを含む
４ワード（各キャッシュメモリ２，３４５のウェイ故に
対応する）のデータがシステムバスＳＢ及びデータバス
ＢＤを介してキャッシュメモリ２，３，４．５及びデー
タ処理部１に送られる。デク処理部１はこの主メモリ７
から送られた４ワドのデータを取込む。また各キャッシ
ュメモリ２３．４．５はそのアドレスと一致するキャッ
シング可能領域が設定されているいずれかのギヤソシブ
ーメモリ２，３，４．５に保持される。
ところで、データ処理部１がデータのリード動作あるい
はライト動作を行う場合、まずキヤ・ノシュメモリ２，
３，４．５をアクセスする。この際、デク処理部１から
出力されたアクセス信号が主メモリ７にそのまま与えら
れると、主メモリ７からデータが読出されて出力される
。一方、同時にキャッシュメモリ２．３，４．５のいず
れかでキヤ・７シｊ〜ヒツトした場合にはそのキャッシ
ュメモリからもデータが出力される。このため、キャッ
シュメモリ２３４５から出力されたデータと主メモリ７
から出力されたデータとがデータバスＤＢ上で衝突する
ことになり、これを回避するために主メモリ７とデータ
処理部１との間をバスドライバ回路６により遮断可能に
している。
はライト動作を行う場合、まずキヤ・ノシュメモリ２，
３，４．５をアクセスする。この際、デク処理部１から
出力されたアクセス信号が主メモリ７にそのまま与えら
れると、主メモリ７からデータが読出されて出力される
。一方、同時にキャッシュメモリ２．３，４．５のいず
れかでキヤ・７シｊ〜ヒツトした場合にはそのキャッシ
ュメモリからもデータが出力される。このため、キャッ
シュメモリ２３４５から出力されたデータと主メモリ７
から出力されたデータとがデータバスＤＢ上で衝突する
ことになり、これを回避するために主メモリ７とデータ
処理部１との間をバスドライバ回路６により遮断可能に
している。
データ処理部１がキャッシュミスした場合は、アクセス
対象のデータを主メモリ７からデータ処理部１へ転送す
る必要がある。このため、各キャッシュメモリ２．３．
４．５は自身がキャッシュミスしたことを示す信号、即
ち第１信号ｓｌをアクティブとしてバスドライバ回路６
に与える。これにより、ハスドライバ回路６が開いてデ
ータバスＢＤが駆動され、データ処理部１と主メモリ７
との間のブタの送受が可能な状態になる。
対象のデータを主メモリ７からデータ処理部１へ転送す
る必要がある。このため、各キャッシュメモリ２．３．
４．５は自身がキャッシュミスしたことを示す信号、即
ち第１信号ｓｌをアクティブとしてバスドライバ回路６
に与える。これにより、ハスドライバ回路６が開いてデ
ータバスＢＤが駆動され、データ処理部１と主メモリ７
との間のブタの送受が可能な状態になる。
また、主メモリ７のメモリ領域の内のＩ ／ ＯｉＪｆ
域等のようなキャッシングしてはならないような領域（
ノンキャッシャプル信号）をデータ処理部１がアクセス
する際には、データ処理部１から出力されるノン・キャ
ッシャプル信号、即ち第２信号Ｓ２がアクティブになる
。この第２信号Ｓ２はハスドライバ回路６に与えられて
おり、この第２信号Ｓ２がアクティブになることにより
ハスドライバ回路６はデータバスＤＢを駆動し、データ
処理部１と主メモリ３との間のデータの送受を可能な状
態とする。
域等のようなキャッシングしてはならないような領域（
ノンキャッシャプル信号）をデータ処理部１がアクセス
する際には、データ処理部１から出力されるノン・キャ
ッシャプル信号、即ち第２信号Ｓ２がアクティブになる
。この第２信号Ｓ２はハスドライバ回路６に与えられて
おり、この第２信号Ｓ２がアクティブになることにより
ハスドライバ回路６はデータバスＤＢを駆動し、データ
処理部１と主メモリ３との間のデータの送受を可能な状
態とする。
これによりデータ処理部１は直接主メモリ７をアクセス
することが可能になる。
することが可能になる。
以上のように、いずれかのキャッシュメモリ２３．４．
５がキャソシュヒノトシた場合以外は、ブタバスＢＤを
駆動してデータ処理部１による主メモリ７に対するアク
セスを可能にする必要がある。
５がキャソシュヒノトシた場合以外は、ブタバスＢＤを
駆動してデータ処理部１による主メモリ７に対するアク
セスを可能にする必要がある。
いま、たとえば第１ 二ｔ−ヤノンユメモリ２のアｊ・
レスコンパレータの設定値が°’ｏｏｏｏ″°、第２
＝ｔ−ヤソシュメモリ３のアドレスコンパレータの設定
値が“’０１００”、第３キヤソンユメモリ４のアドレ
スコンパレータの設定値が“１０００°゛、第４ギヤソ
ンユメモリ５のアドレスコンパレータの設定値が１１０
０″であるとし、またアドレスが一致した場合に−１−
ヤノシングするモードが設定されているとする。この状
態は第２図の如くメモリ空間で模式的に表すことが可能
である。
レスコンパレータの設定値が°’ｏｏｏｏ″°、第２
＝ｔ−ヤソシュメモリ３のアドレスコンパレータの設定
値が“’０１００”、第３キヤソンユメモリ４のアドレ
スコンパレータの設定値が“１０００°゛、第４ギヤソ
ンユメモリ５のアドレスコンパレータの設定値が１１０
０″であるとし、またアドレスが一致した場合に−１−
ヤノシングするモードが設定されているとする。この状
態は第２図の如くメモリ空間で模式的に表すことが可能
である。
たとえば、データ処理部１のアクセス対象のアドレスの
」二値４ビットが’０１００°″である場合、第２キヤ
ツシユメモリ３のみがキャッシングし、第３信号Ｓ３を
ノンアクティブにする。他の第１．第３．第４キャッシ
ュメモリ２，４．５はそれぞれに設定されているキャッ
シング可能領域であるアドレス」−位４ビットが一致し
ないのでキャッシングはせず、それぞれの第３信号Ｓ３
をアクティブにする。
」二値４ビットが’０１００°″である場合、第２キヤ
ツシユメモリ３のみがキャッシングし、第３信号Ｓ３を
ノンアクティブにする。他の第１．第３．第４キャッシ
ュメモリ２，４．５はそれぞれに設定されているキャッ
シング可能領域であるアドレス」−位４ビットが一致し
ないのでキャッシングはせず、それぞれの第３信号Ｓ３
をアクティブにする。
以上により論理回路９の出力信号である第４信号Ｓ４は
アクティブになり、ハスドライバ回路６はデータバスＤ
Ｂを駆動することはない。この際、キャッシングした第
２キヤ、シュメモリ３がキャッシュミスした場合及びア
クセス対象がノンキャッシャプル領域である場合にのみ
、それぞれ第２キヤツシユメモリ３及びデータ処理部１
からハスドライバ回路６へ与えられている第１信号Ｓ１
及び第２信号Ｓ２がアクティブになってハスドライバ回
路６がデータバスＤＢを駆動する。従って、第２キヤツ
シユメモリ３から出力されるデータと主メモリ７から出
力されるデータと力身り突することはない。
アクティブになり、ハスドライバ回路６はデータバスＤ
Ｂを駆動することはない。この際、キャッシングした第
２キヤ、シュメモリ３がキャッシュミスした場合及びア
クセス対象がノンキャッシャプル領域である場合にのみ
、それぞれ第２キヤツシユメモリ３及びデータ処理部１
からハスドライバ回路６へ与えられている第１信号Ｓ１
及び第２信号Ｓ２がアクティブになってハスドライバ回
路６がデータバスＤＢを駆動する。従って、第２キヤツ
シユメモリ３から出力されるデータと主メモリ７から出
力されるデータと力身り突することはない。
また、データ処理部１によるアクセス対象のアドレスの
上位４ヒツトが“００１０”である場合は、このアドレ
スはいずれのキャッシュメモリ２，３４．５のキャッシ
ング可能領域としても設定されていないので、総てのキ
ヤ・ノシュメモリ２，３，４．５の第３信号Ｓ３はアク
ティブになる。従って、論理回路９０ の出力信号である第４信号Ｓ４もアクティブになるので
、パストライバ回路６はデータバス１１８を駆動する。
上位４ヒツトが“００１０”である場合は、このアドレ
スはいずれのキャッシュメモリ２，３４．５のキャッシ
ング可能領域としても設定されていないので、総てのキ
ヤ・ノシュメモリ２，３，４．５の第３信号Ｓ３はアク
ティブになる。従って、論理回路９０ の出力信号である第４信号Ｓ４もアクティブになるので
、パストライバ回路６はデータバス１１８を駆動する。
これによりデータ処理部１は主メモリ７をアクセスする
ことが可能になる。
ことが可能になる。
一方、アドレスの上位４ビットが一致した場合にキャッ
シングしないモードが設定されている場合は以下の如く
である。
シングしないモードが設定されている場合は以下の如く
である。
たとえば、各キャッシュメモリ２．３，４．５の内部ア
ドレスコンパレークの設定値が第２図に示す如くである
場合、データ処理部１によるアクセス対象のデータのア
ドレスの上位４ビツトが“０１００”であれば、第２キ
ヤツシユメモリ３のみがキャッシングせず、他の第１．
第３．第４キヤツシユメモリ２４．５はキャッシングす
る。即ち、第２キヤツシユメモリ３の第３信号Ｓ３はア
クティブになり、他の第Ｌ３，４キャッシュメモリ２．
４．５の第３信号Ｓ３ｉオノンアクティブになる。従っ
て、論理回路９の出力信号である第４信号Ｓ４はノンア
クティブになるので、バスドライバ回路６はデータバス
ＤＢを駆動することはない。
ドレスコンパレークの設定値が第２図に示す如くである
場合、データ処理部１によるアクセス対象のデータのア
ドレスの上位４ビツトが“０１００”であれば、第２キ
ヤツシユメモリ３のみがキャッシングせず、他の第１．
第３．第４キヤツシユメモリ２４．５はキャッシングす
る。即ち、第２キヤツシユメモリ３の第３信号Ｓ３はア
クティブになり、他の第Ｌ３，４キャッシュメモリ２．
４．５の第３信号Ｓ３ｉオノンアクティブになる。従っ
て、論理回路９の出力信号である第４信号Ｓ４はノンア
クティブになるので、バスドライバ回路６はデータバス
ＤＢを駆動することはない。
この際、データバスＤＢが駆動されるのは、第２キヤツ
シユメモリ３以外の第１．３．４キャッシュメモリ２，
４．５がキャッシュミスした場合と、データ処理部１に
よるアクセス対象がノンキャッシャフル領域である場合
のみであるので、データの衝突は発生しない。
シユメモリ３以外の第１．３．４キャッシュメモリ２，
４．５がキャッシュミスした場合と、データ処理部１に
よるアクセス対象がノンキャッシャフル領域である場合
のみであるので、データの衝突は発生しない。
また、データ処理部１によるアクセス対象のアドレスの
上位４ビツトが“００１０”である場合、総てのキャッ
シュメモリ２，３．４．５がキャッシングしてそれぞれ
の第３信号Ｓ３がノンアクティブになる。
上位４ビツトが“００１０”である場合、総てのキャッ
シュメモリ２，３．４．５がキャッシングしてそれぞれ
の第３信号Ｓ３がノンアクティブになる。
このため、論理回路９の出力信号である第４信号Ｓ４も
ノンアクティブになってバスドライバ回路６はデータバ
ス、ＤＢを駆動しないので、データの衝突は発生しない
。
ノンアクティブになってバスドライバ回路６はデータバ
ス、ＤＢを駆動しないので、データの衝突は発生しない
。
以上に詳述したように本発明のデータ処理では、複数の
キャソソユメモリを備えている場合に、複数のキャッシ
ュメモリ総てでそれぞれのキャッシング可能領域以外が
アクセスされたことが検出された場合にはデータ処理部
と主メモリとが接続されてデータ処理部からのアクセス
が可能になるように構成しているので、データの衝突が
回避される。
キャソソユメモリを備えている場合に、複数のキャッシ
ュメモリ総てでそれぞれのキャッシング可能領域以外が
アクセスされたことが検出された場合にはデータ処理部
と主メモリとが接続されてデータ処理部からのアクセス
が可能になるように構成しているので、データの衝突が
回避される。
第１図は本発明のデータ処理装置の要部の構成を示すブ
ロック図、第２図は複数のキャッシュメモリそれぞれの
キャッシング可能領域を示す模式図、第３図は従来のキ
ャッシュメモリを備えたデータ処理装置の要部の構成を
示すブロック図である。 １・・・データ処理部 ２，３，４．５・・・キャッシ
ュメモリ ６・・バスドライバ回路 ７・・・主メ
干りＤＢ・・・データバス ＳＢ・・システムバスＳ
１・・・第１信号 Ｓ２・・・第２信号 ＳＢ・・
・第３信号なお、各図中同一符号は同−又は相当部分を
示す。
ロック図、第２図は複数のキャッシュメモリそれぞれの
キャッシング可能領域を示す模式図、第３図は従来のキ
ャッシュメモリを備えたデータ処理装置の要部の構成を
示すブロック図である。 １・・・データ処理部 ２，３，４．５・・・キャッシ
ュメモリ ６・・バスドライバ回路 ７・・・主メ
干りＤＢ・・・データバス ＳＢ・・システムバスＳ
１・・・第１信号 Ｓ２・・・第２信号 ＳＢ・・
・第３信号なお、各図中同一符号は同−又は相当部分を
示す。
Claims (1)
- （１）データ処理部と、システムバスに接続されていて
前記データ処理部によりアクセスされる主メモリと、そ
れぞれ前記主メモリの所定の領域が保持可能領域として
設定されその保持可能領域内の一部の記憶内容を保持し
、前記データ処理部によるデータアクセスに際してアク
セス対象のデータを保持していない場合に所定の信号を
出力する複数のキャッシュメモリと、前記所定の信号が
与えられた場合に前記データ処理部と前記システムバス
とを接続して前記データ処理部による前記主メモリへの
アクセスを可能にするバスドライバ回路とを備えたデー
タ処理装置において、 前記各キャッシュメモリは、前記データ処 理部によるアクセス対象のデータがそれぞれに設定され
ている保持可能領域以外である場合に所定の信号を出力
する手段をそれぞれ備え、 前記バスドライバ回路は、総てのキャッシ ュメモリから前記所定の信号が出力された場合に前記デ
ータ処理部と前記システムバスとを接続すべくなしてあ
ることを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1146036A JPH0748189B2 (ja) | 1989-06-07 | 1989-06-07 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1146036A JPH0748189B2 (ja) | 1989-06-07 | 1989-06-07 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0310345A true JPH0310345A (ja) | 1991-01-17 |
| JPH0748189B2 JPH0748189B2 (ja) | 1995-05-24 |
Family
ID=15398659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1146036A Expired - Lifetime JPH0748189B2 (ja) | 1989-06-07 | 1989-06-07 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748189B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0602807A3 (en) * | 1992-12-18 | 1995-07-12 | Advanced Micro Devices Inc | Cache storage system. |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61267149A (ja) * | 1985-05-21 | 1986-11-26 | Nec Corp | デ−タ処理装置 |
-
1989
- 1989-06-07 JP JP1146036A patent/JPH0748189B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61267149A (ja) * | 1985-05-21 | 1986-11-26 | Nec Corp | デ−タ処理装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0602807A3 (en) * | 1992-12-18 | 1995-07-12 | Advanced Micro Devices Inc | Cache storage system. |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0748189B2 (ja) | 1995-05-24 |
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