JPH0748475B2 - 半導体結晶の構造 - Google Patents
半導体結晶の構造Info
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- JPH0748475B2 JPH0748475B2 JP62336039A JP33603987A JPH0748475B2 JP H0748475 B2 JPH0748475 B2 JP H0748475B2 JP 62336039 A JP62336039 A JP 62336039A JP 33603987 A JP33603987 A JP 33603987A JP H0748475 B2 JPH0748475 B2 JP H0748475B2
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- layer
- layers
- gaas
- semiconductor layer
- semiconductor
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Description
【発明の詳細な説明】 （産業上の利用分野） 半導体結晶の構造に関する。
（従来の技術） ガリウムひ素（GaAs）、インジウム燐（InP）などの閃
亜鉛鉱型の結晶構造を有するIII-V族化合物半導体は、
シリコン（Si）よりも電子の移動度が大きく高速スイッ
チング素子や高周波増幅素子の材料として用いられ、ま
た、直接遷移型のバンド構造をしているため発光素子の
材料として用いられている。
亜鉛鉱型の結晶構造を有するIII-V族化合物半導体は、
シリコン（Si）よりも電子の移動度が大きく高速スイッ
チング素子や高周波増幅素子の材料として用いられ、ま
た、直接遷移型のバンド構造をしているため発光素子の
材料として用いられている。
例えば、第４図に示すGaAsを用いたショットキー障壁型
電界効果トランジスタ（MESFET）には、引き上げ法によ
り成長した結晶から切り出した極性の決った単結晶基板
面、たとえば（100）面の半絶縁性のGaAs基板14が用い
られている。この場合には基板にイオン注入などの方法
でｎ型の動作層24を形成し、その上にゲート電極34、ソ
ース電極44、ドレイン電極54を形成し、さらにSiO2など
の絶縁膜を表面保護膜64として被着している。
電界効果トランジスタ（MESFET）には、引き上げ法によ
り成長した結晶から切り出した極性の決った単結晶基板
面、たとえば（100）面の半絶縁性のGaAs基板14が用い
られている。この場合には基板にイオン注入などの方法
でｎ型の動作層24を形成し、その上にゲート電極34、ソ
ース電極44、ドレイン電極54を形成し、さらにSiO2など
の絶縁膜を表面保護膜64として被着している。
（発明が解決しようとする問題点） 従来の技術で示したGaAsMESFETの場合には、ゲート金属
とGaAs基板の熱膨張率の差や、表面保護膜、オーム性電
極などの影響でGaAsに歪が生じる。GaAsの様に中心対称
性がなく極性を有する結晶においては、この様な歪によ
って、圧電効果による電荷が誘起され、ゲート方向によ
ってMESFETのしきい値電圧が異なるという異方性が生じ
る。
とGaAs基板の熱膨張率の差や、表面保護膜、オーム性電
極などの影響でGaAsに歪が生じる。GaAsの様に中心対称
性がなく極性を有する結晶においては、この様な歪によ
って、圧電効果による電荷が誘起され、ゲート方向によ
ってMESFETのしきい値電圧が異なるという異方性が生じ
る。
一方、GaAsMESFETにおいては、性能の向上を目的にし
て、短チャネル化が進んでいるが、短チャネルになるに
従って、チャネルからの電子のしみだしが大きくなり、
長いゲート長の素子特性から特性が変化する短チャネル
効果が生じる。短チャネル効果の生じた領域のFETを集
積回路に用いる場合には、特性のゲート長変化に対する
変化が激しくなり、従って、ゲート加工などのプロセス
条件の影響で素子特性のバラツキが大きくなり、回路設
計を困難にするという問題がある。
て、短チャネル化が進んでいるが、短チャネルになるに
従って、チャネルからの電子のしみだしが大きくなり、
長いゲート長の素子特性から特性が変化する短チャネル
効果が生じる。短チャネル効果の生じた領域のFETを集
積回路に用いる場合には、特性のゲート長変化に対する
変化が激しくなり、従って、ゲート加工などのプロセス
条件の影響で素子特性のバラツキが大きくなり、回路設
計を困難にするという問題がある。
短テャネル効果を抑制して、GaAsMESFET特性の向上を図
る方法が、例えば、アイ・イー・イー・イー トランザ
クション オン エレクトロン デバイセズ（IEEE Tra
nsaction on Electron Devices）第32巻（1985年）2314
頁に報告されている。この報告によれば、FETを覆う絶
縁性の保護膜厚を変化させることによって、GaAs基板に
加わる応力の量を変化して性能を向上るように圧電電荷
を発生されられる。ところが、保護膜の厚さは配線形成
の工程等の他の要因によって、制限を受けるため、採用
できる保護膜厚が限られ歪を利用して性能の向上を図る
上で設計自由度が制限される問題があった。
る方法が、例えば、アイ・イー・イー・イー トランザ
クション オン エレクトロン デバイセズ（IEEE Tra
nsaction on Electron Devices）第32巻（1985年）2314
頁に報告されている。この報告によれば、FETを覆う絶
縁性の保護膜厚を変化させることによって、GaAs基板に
加わる応力の量を変化して性能を向上るように圧電電荷
を発生されられる。ところが、保護膜の厚さは配線形成
の工程等の他の要因によって、制限を受けるため、採用
できる保護膜厚が限られ歪を利用して性能の向上を図る
上で設計自由度が制限される問題があった。
本発明は、結晶自体の持つ圧電定数の大きさを制御し
て、一定の保護膜厚のもとで所望の設計値の圧電電荷が
生じる様な半導体結晶構造を提供する事を目的とする。
て、一定の保護膜厚のもとで所望の設計値の圧電電荷が
生じる様な半導体結晶構造を提供する事を目的とする。
（問題点を解決するための手段） 上記目的を達成するために、本発明は、基板上に閃亜鉛
鉱型結晶を構成するIII−Ｖ族化合物半導体のIII族原子
層とＶ族原子層を交互に同数層〔111〕軸方向に少なく
とも１層積層した第一の半導体層と、前記第一の半導体
層上にIII族原子層とＶ族原子層を前記第一の半導体層
のIII族原子層とＶ族原子層の積層順とは逆の順番で交
互に同数層少なくとも１層積層した第二の半導体層と
を、前記第一の半導体層と前記第二の半導体層との間に
IV族原子からなる層を介在させて積層した半導体層を単
位層として、前記単位層が少なくとも一層以上周期的に
積層してなり、前記第一の半導体層を構成する原子の層
数又は層厚と前記第二の半導体層を構成する原子の層数
又は層厚との比が１以外の任意の数になるようにしたも
のである。
鉱型結晶を構成するIII−Ｖ族化合物半導体のIII族原子
層とＶ族原子層を交互に同数層〔111〕軸方向に少なく
とも１層積層した第一の半導体層と、前記第一の半導体
層上にIII族原子層とＶ族原子層を前記第一の半導体層
のIII族原子層とＶ族原子層の積層順とは逆の順番で交
互に同数層少なくとも１層積層した第二の半導体層と
を、前記第一の半導体層と前記第二の半導体層との間に
IV族原子からなる層を介在させて積層した半導体層を単
位層として、前記単位層が少なくとも一層以上周期的に
積層してなり、前記第一の半導体層を構成する原子の層
数又は層厚と前記第二の半導体層を構成する原子の層数
又は層厚との比が１以外の任意の数になるようにしたも
のである。
（作用） 本発明の原理は、本発明の単位半導体層において、第一
の半導体層の分極は［111］方向であり、第二の半導体
層の分極方向［］と反対で、単位半導体層内で分
極が、等しい厚さ分は、キャンセルしあい、第一の半導
体層と第二の半導体層の厚さの差に相当する量の分極が
残る事に基づく。従って、極性に基づく圧電分極の量は
第一と第二の半導体層の厚さの比を変えることによっ
て、連続的に制御することができるため、一定の保護膜
厚条件のもとで所望の圧電電荷を生じさせてチャネル中
へのキャリアのとじ込めを良くし、性能向上を図ったFE
Tを形成できるようになる。
の半導体層の分極は［111］方向であり、第二の半導体
層の分極方向［］と反対で、単位半導体層内で分
極が、等しい厚さ分は、キャンセルしあい、第一の半導
体層と第二の半導体層の厚さの差に相当する量の分極が
残る事に基づく。従って、極性に基づく圧電分極の量は
第一と第二の半導体層の厚さの比を変えることによっ
て、連続的に制御することができるため、一定の保護膜
厚条件のもとで所望の圧電電荷を生じさせてチャネル中
へのキャリアのとじ込めを良くし、性能向上を図ったFE
Tを形成できるようになる。
（実施例） 以下、本発明の実施例について図面を参照して説明す
る。
る。
第１図はGaAsMESFET用基板における本発明の第一の実施
例の結晶構造の断面図である。
例の結晶構造の断面図である。
第１図の結晶構造は、例えば、次のようにして成長し
た。シャッターの開閉による分子線フラックス制御機構
を有する分子線エピタキシー（MBE）装置を用いて、超
高真空チャンバー内に取り付けられ、基板温度650度に
保った半絶縁性（111）GaAs基板11上にGaのフラックス
を１原子層分だけ照射する。続いて、Gaのフラックスを
シャッターで止め、Asのフラックスを１原子層分だけ照
射する。これを繰り返す事によりGaAsを１層づつ制御し
て成長する原子層エピタキシー（ALE）が可能であり、A
LEにより20層のGa・Asの順に並んだ層よりなる第一のGa
As層21と、さらに連続的にGeのフラックスを４層分照射
して成長した第一のGe層31と、さらに連続的に第一の半
導体層21と同様にして成長した10層のAs・Gaの順に並ん
だ第二のGaAs層41と、さらに連続的に成長した４原子層
分の第二のGe層51の層よりなる計38原子層の単位半導体
層61が、70層分積層してある。この単位半導体層におい
て、［111］軸方向に引っ張り応力が加わった場合、第
一のGaAs層の分極は［111］方向であり、第二のGaAs層
の分極方向［］と反対で、単位半導体層内で分極
のGaAs10層分だけキャンセルされる。従って、本発明の
第一の実施例の場合、従来の分極方向が揃った同じ厚さ
のGaAs（但し、Geの厚みは無視できるとする）に較べて
歪により生じる分極の大きさ、即ち、圧電電荷はキャン
セルされた分の厚みだけ減少し３分の１となる。
た。シャッターの開閉による分子線フラックス制御機構
を有する分子線エピタキシー（MBE）装置を用いて、超
高真空チャンバー内に取り付けられ、基板温度650度に
保った半絶縁性（111）GaAs基板11上にGaのフラックス
を１原子層分だけ照射する。続いて、Gaのフラックスを
シャッターで止め、Asのフラックスを１原子層分だけ照
射する。これを繰り返す事によりGaAsを１層づつ制御し
て成長する原子層エピタキシー（ALE）が可能であり、A
LEにより20層のGa・Asの順に並んだ層よりなる第一のGa
As層21と、さらに連続的にGeのフラックスを４層分照射
して成長した第一のGe層31と、さらに連続的に第一の半
導体層21と同様にして成長した10層のAs・Gaの順に並ん
だ第二のGaAs層41と、さらに連続的に成長した４原子層
分の第二のGe層51の層よりなる計38原子層の単位半導体
層61が、70層分積層してある。この単位半導体層におい
て、［111］軸方向に引っ張り応力が加わった場合、第
一のGaAs層の分極は［111］方向であり、第二のGaAs層
の分極方向［］と反対で、単位半導体層内で分極
のGaAs10層分だけキャンセルされる。従って、本発明の
第一の実施例の場合、従来の分極方向が揃った同じ厚さ
のGaAs（但し、Geの厚みは無視できるとする）に較べて
歪により生じる分極の大きさ、即ち、圧電電荷はキャン
セルされた分の厚みだけ減少し３分の１となる。
また、第一のGaAs層21上に第二のGaAs層41を成長するの
は困難であるため、第一のGe層31と第二のGe層51を設け
た。従って、Ge層の積層数は少なくてよい。少数積層す
る場合には、格子の整合性を考慮する必要がないため、
Ge以外のIV族原子も可能である。また、積層数は偶数の
方が効果が大きい。というのは、奇数層では、第一のGa
As層と第二のGaAs層のGaとAsの周期、従って結晶の極性
が同じとなり、第一のGaAs層の数層がGeに置き変っただ
けとみることができるのに対し、偶数層では第一のGaAs
層と第二のGaAs層のGaとAsの周期が逆になるからであ
る。
は困難であるため、第一のGe層31と第二のGe層51を設け
た。従って、Ge層の積層数は少なくてよい。少数積層す
る場合には、格子の整合性を考慮する必要がないため、
Ge以外のIV族原子も可能である。また、積層数は偶数の
方が効果が大きい。というのは、奇数層では、第一のGa
As層と第二のGaAs層のGaとAsの周期、従って結晶の極性
が同じとなり、第一のGaAs層の数層がGeに置き変っただ
けとみることができるのに対し、偶数層では第一のGaAs
層と第二のGaAs層のGaとAsの周期が逆になるからであ
る。
更に、第一、第二の半導体層として、GaAs層以外の例え
ばInP層、InAs、GaP、InGaAs、InGaAsPを用いることが
できる。例えば、InGaAs等の３元化合物の場合III族元
素であるIn、Gaの比をGa単独のフラックスのかわりに所
望のフラックス比で被着させればよい。この場合にも上
記のGe層と同様の働きをするIV族原子層を設けることが
可能である。
ばInP層、InAs、GaP、InGaAs、InGaAsPを用いることが
できる。例えば、InGaAs等の３元化合物の場合III族元
素であるIn、Gaの比をGa単独のフラックスのかわりに所
望のフラックス比で被着させればよい。この場合にも上
記のGe層と同様の働きをするIV族原子層を設けることが
可能である。
第２図は、本発明の結晶構造をGaAsMESFETに用いた一例
の断面図である。GaAs（111）基板12の上に上記の結晶
構造22があり、その表面には不純物ドーピングにより形
成した厚さ0.1μｍ、濃度２×1017cm-3の動作層32があ
り、その上にゲート電極42、ソース電極52、ドレイン電
極62が設けられている。MESFETの表面は厚さ１μｍのSi
O2表面保護膜72で覆われている。ゲート長0.5μｍのMES
FETを、従来のように分極方向の揃った（111）基板上に
第２図と同じ条件で製作した場合、発明者の実験によれ
ば、設計値から、しきい値電圧が350mV異なった。ま
た、第一の半導体層と第三の半導体層の厚さの比を変化
させると中心値の回りで、厚さの比に応じて、最大±約
200mVの範囲で変化した。したがって、これを用いて、
最適化が可能となった。
の断面図である。GaAs（111）基板12の上に上記の結晶
構造22があり、その表面には不純物ドーピングにより形
成した厚さ0.1μｍ、濃度２×1017cm-3の動作層32があ
り、その上にゲート電極42、ソース電極52、ドレイン電
極62が設けられている。MESFETの表面は厚さ１μｍのSi
O2表面保護膜72で覆われている。ゲート長0.5μｍのMES
FETを、従来のように分極方向の揃った（111）基板上に
第２図と同じ条件で製作した場合、発明者の実験によれ
ば、設計値から、しきい値電圧が350mV異なった。ま
た、第一の半導体層と第三の半導体層の厚さの比を変化
させると中心値の回りで、厚さの比に応じて、最大±約
200mVの範囲で変化した。したがって、これを用いて、
最適化が可能となった。
第３図はGaAsMESFET用基板における本発明の第二の実施
例の結晶構造の断面図である。
例の結晶構造の断面図である。
第３図の結晶構造は、例えば、次のようにして成長し
た。シャッターの開閉による分子線フラックス制御機構
を有する分子線エピタキシー（MBE）装置を用いて、超
高真空チャンバー内に取り付けられ、基板温度650℃に
保った半絶縁性（111）GaAs基板13上にGaのフラックス
を１原子層分だけ照射する。続いて、Gaのフラックスを
シャッターで止め、Asのフラックスを１原子層分だけ照
射する。これを繰り返す事によりGaAsを１層づつ制御し
て成長する原子層エピタキシー（ALE）が可能であり、
例えば、Ga・Asの順に並んだ層を堆積する場合は、最初
に、Gaのフラックス、次に、Asのフラックスの順で照射
する。また、As・Gaの順に並んだ層を堆積する場合は、
最初に、Asのフラックス、次に、Gaのフラックスの順で
照射する。第３図の結晶構造は、ALEにより20層のAs・G
aの順に並んだ層よりなる第一のGaAs層23と、さらに連
続的にGeのフラックスを４層分照射して成長した第一の
Ge層33と、さらに連続的に第一の半導体層23と同様にし
て成長した10層のGa・Asの順に並んだ第二のGaAs層43
と、さらに連続的に成長した４原子層分の第二のGe層53
の４層よりなる計38の原子層の単位半導体層63が、70層
分積層してある。この単位半導体層において、［111］
軸方向に引っ張り応力が加わった場合、第一のGaAs層の
分極は［］方向であり、第二の半導体層の分極方
向［111］と反対で、単位半導体層内で分極がGaAs10層
分だけキャンセルされる。従って、本発明の第２の実施
例の場合、従来の分極方向が揃った同じ厚さのGaAs（但
し、Geの厚みは無視できるとする）に較べて歪により生
じる分極の大きさ、即ち、圧電電荷はキャンセルされた
分の厚みだけ減少し３分の１となる。
た。シャッターの開閉による分子線フラックス制御機構
を有する分子線エピタキシー（MBE）装置を用いて、超
高真空チャンバー内に取り付けられ、基板温度650℃に
保った半絶縁性（111）GaAs基板13上にGaのフラックス
を１原子層分だけ照射する。続いて、Gaのフラックスを
シャッターで止め、Asのフラックスを１原子層分だけ照
射する。これを繰り返す事によりGaAsを１層づつ制御し
て成長する原子層エピタキシー（ALE）が可能であり、
例えば、Ga・Asの順に並んだ層を堆積する場合は、最初
に、Gaのフラックス、次に、Asのフラックスの順で照射
する。また、As・Gaの順に並んだ層を堆積する場合は、
最初に、Asのフラックス、次に、Gaのフラックスの順で
照射する。第３図の結晶構造は、ALEにより20層のAs・G
aの順に並んだ層よりなる第一のGaAs層23と、さらに連
続的にGeのフラックスを４層分照射して成長した第一の
Ge層33と、さらに連続的に第一の半導体層23と同様にし
て成長した10層のGa・Asの順に並んだ第二のGaAs層43
と、さらに連続的に成長した４原子層分の第二のGe層53
の４層よりなる計38の原子層の単位半導体層63が、70層
分積層してある。この単位半導体層において、［111］
軸方向に引っ張り応力が加わった場合、第一のGaAs層の
分極は［］方向であり、第二の半導体層の分極方
向［111］と反対で、単位半導体層内で分極がGaAs10層
分だけキャンセルされる。従って、本発明の第２の実施
例の場合、従来の分極方向が揃った同じ厚さのGaAs（但
し、Geの厚みは無視できるとする）に較べて歪により生
じる分極の大きさ、即ち、圧電電荷はキャンセルされた
分の厚みだけ減少し３分の１となる。
上記の場合、GaAs（111）基板に積層したGa原子層、As
原子層、Ge原子層の積層構造例を示したが、GaAs（11
1）基板の代わりに、Ge（111）基板を用いる事も可能で
ある。また、格子定数がほぼ等しいエピタキシャル成長
の可能なあらゆる極性結晶（InP等）において、極性の
程度を制御した超格子構造が実現でき、極性に基づく特
性の異方性を応用して素子性能の向上が図れる。また、
本発明の結晶構造は、実施例で示したGaAsMESFET以外の
ヘテロバイポーラトランジスタ（HBT）やレーザーダイ
オードなどあらゆる化合物半導体素子に用いる事によっ
て、歪による特性制御の設計自由度を増す効果があり、
応用範囲が広い。
原子層、Ge原子層の積層構造例を示したが、GaAs（11
1）基板の代わりに、Ge（111）基板を用いる事も可能で
ある。また、格子定数がほぼ等しいエピタキシャル成長
の可能なあらゆる極性結晶（InP等）において、極性の
程度を制御した超格子構造が実現でき、極性に基づく特
性の異方性を応用して素子性能の向上が図れる。また、
本発明の結晶構造は、実施例で示したGaAsMESFET以外の
ヘテロバイポーラトランジスタ（HBT）やレーザーダイ
オードなどあらゆる化合物半導体素子に用いる事によっ
て、歪による特性制御の設計自由度を増す効果があり、
応用範囲が広い。
（発明の効果） 以上の説明から明らかなように、本発明によれば極性に
基づく特性の異方性の大きさを制御し、例えば、GaAsME
SFETの歪により生じた圧電電荷を用いて短テャネル効果
を抑制し、性能の向上を図るように、一定の保護膜厚の
条件下においても、FET設計の自由度が向上する効果を
有する。
基づく特性の異方性の大きさを制御し、例えば、GaAsME
SFETの歪により生じた圧電電荷を用いて短テャネル効果
を抑制し、性能の向上を図るように、一定の保護膜厚の
条件下においても、FET設計の自由度が向上する効果を
有する。
第１図はGaAsにおける本発明の第一の実施例を示す結晶
構造の断面図、第２図は本発明の実施例をGaAsMESFETに
用いた時のFETの断面図、第３図は本発明の第二の実施
例を示す結晶構造の断面図、第４図は従来のGaAsMESFET
を示す断面図である。 11,12,13…半絶縁性GaAs（111）基板 14…半絶縁性GaAs（111）基板 21,23…第一のGaAs層 31,33…第一のGe層 41,43…第二のGaAs層 51,53…第二のGe層 61,63…単位半導体層 22…本発明の結晶構造 32,24…ｎ型動作層 42,34…ゲート電極 52,44…ソース電極 62,54…ドレイン電極 72,64…SiO2保護膜
構造の断面図、第２図は本発明の実施例をGaAsMESFETに
用いた時のFETの断面図、第３図は本発明の第二の実施
例を示す結晶構造の断面図、第４図は従来のGaAsMESFET
を示す断面図である。 11,12,13…半絶縁性GaAs（111）基板 14…半絶縁性GaAs（111）基板 21,23…第一のGaAs層 31,33…第一のGe層 41,43…第二のGaAs層 51,53…第二のGe層 61,63…単位半導体層 22…本発明の結晶構造 32,24…ｎ型動作層 42,34…ゲート電極 52,44…ソース電極 62,54…ドレイン電極 72,64…SiO2保護膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/812
Claims (1)
- 【請求項１】基板上に閃亜鉛鉱型結晶を構成するIII−
Ｖ族化合物半導体のIII族原子層とＶ族原子層を交互に
同数層〔111〕軸方向に少なくとも１層積層した第一の
半導体層と、前記第一の半導体層上にIII族原子層とＶ
族原子層を前記第一の半導体層のIII族原子層とＶ族原
子層の積層順とは逆の順番で交互に同数層少なくとも１
層積層した第二の半導体層とを、前記第一の半導体層と
前記第二の半導体層との間にIV族原子からなる層を介在
させて積層した半導体層を単位層として、前記単位層が
少なくとも一層以上周期的に積層してなり、前記第一の
半導体層を構成する原子の層数又は層厚と前記第二の半
導体層を構成する原子の層数又は層厚との比が１以外の
任意の数であることを特徴とする半導体結晶の構造。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62336039A JPH0748475B2 (ja) | 1987-12-29 | 1987-12-29 | 半導体結晶の構造 |
| EP88312391A EP0323249B1 (en) | 1987-12-29 | 1988-12-29 | Semiconductor crystal structure and a process for producing the same |
| DE3885436T DE3885436T2 (de) | 1987-12-29 | 1988-12-29 | Halbleiterkristallstruktur und deren Herstellungsverfahren. |
| US07/291,646 US4980750A (en) | 1987-12-29 | 1988-12-29 | Semiconductor crystal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62336039A JPH0748475B2 (ja) | 1987-12-29 | 1987-12-29 | 半導体結晶の構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01175724A JPH01175724A (ja) | 1989-07-12 |
| JPH0748475B2 true JPH0748475B2 (ja) | 1995-05-24 |
Family
ID=18295073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62336039A Expired - Lifetime JPH0748475B2 (ja) | 1987-12-29 | 1987-12-29 | 半導体結晶の構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748475B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2679336B2 (ja) * | 1990-03-01 | 1997-11-19 | 日本電気株式会社 | ゲルマニウム・砒化ガリウム接合の製造方法 |
-
1987
- 1987-12-29 JP JP62336039A patent/JPH0748475B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01175724A (ja) | 1989-07-12 |
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