JPH0748658B2 - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH0748658B2 JPH0748658B2 JP62292432A JP29243287A JPH0748658B2 JP H0748658 B2 JPH0748658 B2 JP H0748658B2 JP 62292432 A JP62292432 A JP 62292432A JP 29243287 A JP29243287 A JP 29243287A JP H0748658 B2 JPH0748658 B2 JP H0748658B2
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- JP
- Japan
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- circuit
- output signal
- signal
- variable frequency
- counter
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、入力信号に同期した出力信号を発生する為の
PLL回路に関するもので、特にローパスフィルタを用い
ること無く入力信号に同期した出力信号を発生し得るPL
L回路に関する。
PLL回路に関するもので、特にローパスフィルタを用い
ること無く入力信号に同期した出力信号を発生し得るPL
L回路に関する。
（ロ）従来の技術 入力信号に同期した出力信号を発生する技術として、PL
L回路が多用されている。前記PLL回路は、第３図に示す
如く、入力端子（１）に印加される入力信号とVCO
（２）の出力信号との位相を比較する位相比較回路
（３）、及び該位相比較回路（３）の出力誤差信号を通
過させるローパスフィルタ（４）を備えており、該ロー
パスフィルタ（４）の出力信号を用いてVCO（２）の発
振周波数を制御せんとするものである。前記PLL回路
は、例えば特開昭57−7635号公報に記載されている。
L回路が多用されている。前記PLL回路は、第３図に示す
如く、入力端子（１）に印加される入力信号とVCO
（２）の出力信号との位相を比較する位相比較回路
（３）、及び該位相比較回路（３）の出力誤差信号を通
過させるローパスフィルタ（４）を備えており、該ロー
パスフィルタ（４）の出力信号を用いてVCO（２）の発
振周波数を制御せんとするものである。前記PLL回路
は、例えば特開昭57−7635号公報に記載されている。
（ハ）発明が解決しようとする問題点 第３図に示される如き従来のPLL回路は、位相比較回路
（３）の出力信号中に含まれる不要成分を除去し、位相
差に応じた誤差信号のみをVCO（２）に印加する為に、
ローパスフィルタ（４）を必須とした。その為、前記PL
L回路をIC（集積回路）化する場合、前記ローパスフィ
ルタ（４）を構成するコンデンサを前記ICに外付しなけ
ればならず、外付部品数や外付ピン数の増加というIC化
にとって好ましくない問題が生じていた。
（３）の出力信号中に含まれる不要成分を除去し、位相
差に応じた誤差信号のみをVCO（２）に印加する為に、
ローパスフィルタ（４）を必須とした。その為、前記PL
L回路をIC（集積回路）化する場合、前記ローパスフィ
ルタ（４）を構成するコンデンサを前記ICに外付しなけ
ればならず、外付部品数や外付ピン数の増加というIC化
にとって好ましくない問題が生じていた。
（ニ）問題点を解決するための手段 本発明は、上述の点に鑑み成されたもので、IC化の妨げ
となるローパスフィルタを除去する為に、可変分周回路
と、入力信号及び可変分周回路の第２出力信号を乗算す
る乗算回路と、該乗算回路の出力信号と基準電圧とを比
較する比較回路と、該比較回路の出力信号がＤ入力端子
に、前記可変分周回路の第１出力信号がクロック入力端
子に印加されるＤ−FFとを設け、前記可変分周回路を、
基準周波数信号を計数するカウンタと、前記Ｄ−FFの出
力信号に応じて前記カウンタのリセット信号を発生する
リセット回路と、前記カウンタの計数値を判別し、第１
及び第２出力信号を発生する第１及び第２信号発生回路
とによって構成したことを特徴とする。
となるローパスフィルタを除去する為に、可変分周回路
と、入力信号及び可変分周回路の第２出力信号を乗算す
る乗算回路と、該乗算回路の出力信号と基準電圧とを比
較する比較回路と、該比較回路の出力信号がＤ入力端子
に、前記可変分周回路の第１出力信号がクロック入力端
子に印加されるＤ−FFとを設け、前記可変分周回路を、
基準周波数信号を計数するカウンタと、前記Ｄ−FFの出
力信号に応じて前記カウンタのリセット信号を発生する
リセット回路と、前記カウンタの計数値を判別し、第１
及び第２出力信号を発生する第１及び第２信号発生回路
とによって構成したことを特徴とする。
（ホ）作用 本発明に依れば、Ｄ−FFの出力信号により可変分周回路
の分周比を制御する様にしているので、ローパスフィル
タを用いること無くPLL回路を構成出来る。また、カウ
ンタの計数値を判別して、互いに90度位相差を有する第
１及び第２出力信号を発生しているので、PLLのキャプ
チャレンジを狭い状態に確保し得る。
の分周比を制御する様にしているので、ローパスフィル
タを用いること無くPLL回路を構成出来る。また、カウ
ンタの計数値を判別して、互いに90度位相差を有する第
１及び第２出力信号を発生しているので、PLLのキャプ
チャレンジを狭い状態に確保し得る。
（ヘ）実施例 第１図は、本発明の一実施例を示す回路図で、（５）は
入力信号が印加される入力端子、（６）は所定周波数の
基準信号を発生する発振回路、（７）は該発振回路
（６）の出力信号を分周比n1又はn2で分周し、第１出力
信号及び該第１出力信号から90度移相された第２出力信
号を発生する可変分周回路、（８）は前記入力信号と前
記第２出力信号とを乗算する第１乗算回路、（９）は該
第１乗算回路（８）の出力信号と基準電圧とを比較する
比較回路、（10）はＤ入力端子に前記比較回路（９）の
出力信号が、クロック入力端子に前記可変分周回路
（７）の第１出力信号が印加されるＤ−FF、及び（11）
は入力端子（５）に印加される入力信号と可変分周回路
（７）の第１出力信号とを乗算し、前記入力信号を同期
検波する第２乗算回路である。
入力信号が印加される入力端子、（６）は所定周波数の
基準信号を発生する発振回路、（７）は該発振回路
（６）の出力信号を分周比n1又はn2で分周し、第１出力
信号及び該第１出力信号から90度移相された第２出力信
号を発生する可変分周回路、（８）は前記入力信号と前
記第２出力信号とを乗算する第１乗算回路、（９）は該
第１乗算回路（８）の出力信号と基準電圧とを比較する
比較回路、（10）はＤ入力端子に前記比較回路（９）の
出力信号が、クロック入力端子に前記可変分周回路
（７）の第１出力信号が印加されるＤ−FF、及び（11）
は入力端子（５）に印加される入力信号と可変分周回路
（７）の第１出力信号とを乗算し、前記入力信号を同期
検波する第２乗算回路である。
また、第２図は、可変分周回路（７）の具体回路例を示
す回路図で、発振回路（６）の出力信号（周波数f1）を
計数するカウンタ（12）と、該カウンタ（12）の計数値
を判別する第１乃至第６判別回路（13）乃至（18）と、
Ｄ−FF（10）の出力信号及び第１判別回路（13）の出力
信号が印加されるアンドゲート（19）と、該アンドゲー
ト（19）の出力信号及び第２判別回路（14）の出力信号
が印加されるオアゲート（20）と、第３判別回路（15）
の出力信号によりセットされ、第４判別回路（16）の出
力信号によりリセットされる第1RS−FF（21）と、第５
判別回路（17）の出力信号によりセットされ、第６判別
回路（18）の出力信号によりリセットされる第2RS−FF
（22）とによって構成されている。しかして、Ｄ−FF
（10）の出力制御信号「Ｈ」がアンドゲート（19）に印
加された状態においては、カウンタ（12）がn1の計数を
行なったとき、第１判別回路（13）がそれを判別し、出
力信号を発生する。そして、前記出力信号がアンドゲー
ト（19）及びオアゲート（20）を介してカウンタ（12）
のリセット端子に印加され、前記カウンタ（12）のリセ
ットが行なわれる。従って、前記カウンタ（12）はn1の
計数を行なう度に、リセットされることになる。また、
Ｄ−FF（10）の出力制御信号「Ｌ」がアンドゲート（1
9）に印加された状態においては、該アンドゲート（1
9）が閉状態になり、カウンタ（12）がn2（＞n1）の計
数を行なったとき、第２判別回路（14）がそれを判別
し、出力信号を発生する。そして、前記出力信号がオア
ゲート（20）を介してカウンタ（12）に印加され、前記
カウンタ（12）のリセットが行なわれる。従って、前記
n2の計数を行なう度に、リセットされることになる。
す回路図で、発振回路（６）の出力信号（周波数f1）を
計数するカウンタ（12）と、該カウンタ（12）の計数値
を判別する第１乃至第６判別回路（13）乃至（18）と、
Ｄ−FF（10）の出力信号及び第１判別回路（13）の出力
信号が印加されるアンドゲート（19）と、該アンドゲー
ト（19）の出力信号及び第２判別回路（14）の出力信号
が印加されるオアゲート（20）と、第３判別回路（15）
の出力信号によりセットされ、第４判別回路（16）の出
力信号によりリセットされる第1RS−FF（21）と、第５
判別回路（17）の出力信号によりセットされ、第６判別
回路（18）の出力信号によりリセットされる第2RS−FF
（22）とによって構成されている。しかして、Ｄ−FF
（10）の出力制御信号「Ｈ」がアンドゲート（19）に印
加された状態においては、カウンタ（12）がn1の計数を
行なったとき、第１判別回路（13）がそれを判別し、出
力信号を発生する。そして、前記出力信号がアンドゲー
ト（19）及びオアゲート（20）を介してカウンタ（12）
のリセット端子に印加され、前記カウンタ（12）のリセ
ットが行なわれる。従って、前記カウンタ（12）はn1の
計数を行なう度に、リセットされることになる。また、
Ｄ−FF（10）の出力制御信号「Ｌ」がアンドゲート（1
9）に印加された状態においては、該アンドゲート（1
9）が閉状態になり、カウンタ（12）がn2（＞n1）の計
数を行なったとき、第２判別回路（14）がそれを判別
し、出力信号を発生する。そして、前記出力信号がオア
ゲート（20）を介してカウンタ（12）に印加され、前記
カウンタ（12）のリセットが行なわれる。従って、前記
n2の計数を行なう度に、リセットされることになる。
第３判別回路（15）は、カウンタ（12）がリセットされ
た後、該カウンタ（12）の計数値が１になったとき出力
信号を発生する様に設定されており、第４判別回路（1
6）は、カウンタ（12）の計数値がn1/2になったとき出
力信号を発生する様に設定されている。従って、カウン
タ（12）が第１判別回路（13）でリセットされる場合
は、第1RS−FF（21）のＱ出力に、基準周波数信号を1/n
1分周した出力信号が得られる。また、カウンタ（12）
が第２判別回路（14）でリセットされる場合は、第1RS
−FF（21）のＱ出力に、基準周波数を1/n2分周した第１
出力信号が得られる。前記第３及び第４判別回路（15）
及び（16）と第1RS−FF（21）とは、第１信号発生回路
を構成する。
た後、該カウンタ（12）の計数値が１になったとき出力
信号を発生する様に設定されており、第４判別回路（1
6）は、カウンタ（12）の計数値がn1/2になったとき出
力信号を発生する様に設定されている。従って、カウン
タ（12）が第１判別回路（13）でリセットされる場合
は、第1RS−FF（21）のＱ出力に、基準周波数信号を1/n
1分周した出力信号が得られる。また、カウンタ（12）
が第２判別回路（14）でリセットされる場合は、第1RS
−FF（21）のＱ出力に、基準周波数を1/n2分周した第１
出力信号が得られる。前記第３及び第４判別回路（15）
及び（16）と第1RS−FF（21）とは、第１信号発生回路
を構成する。
第５判別回路（17）は、カウンタ（12）の計数値がn1/4
になったとき出力信号を発生し、第６判別回路（18）
は、カウンタの計数値が３n1/4になったとき出力信号を
発生する様に設定されている。従って、第2RS−FF（2
2）のＱ出力には、第1RS−FF（21）の出力信号から90度
移相された第２出力信号が得られる。前記第５判別回路
（17）及び（18）と第2RS−FF（22）とは、第２信号発
生回路を構成する。例えば、n1＝20、n2＝18とすれば、
n1/2＝10、n1/4＝５、３n1/4＝15となり、カウンタ（1
2）の計数値が「１」になったとき、第３判別回路（1
5）の出力信号により第1RS−FF（21）がセットされ、計
数値が「10」になったとき、第４判別回路（16）の出力
信号により第1RS−FF（21）がリセットされ、計数値が
「５」になったとき、第５判別回路（17）の出力信号に
より第2RS−FF（22）がセットされ、係数値が「15」に
なったとき、第６判別回路（18）の出力信号により第2R
S−FF（22）がリセットされる。それ故、第１及び第2RS
−FF（21）及び（22）のＱ出力には、カウンタ（12）が
20計数毎にリセットされる場合は、1/20分周された出力
信号が、18計数毎にリセットされる場合は、1/18分周さ
れた出力信号が得られる。
になったとき出力信号を発生し、第６判別回路（18）
は、カウンタの計数値が３n1/4になったとき出力信号を
発生する様に設定されている。従って、第2RS−FF（2
2）のＱ出力には、第1RS−FF（21）の出力信号から90度
移相された第２出力信号が得られる。前記第５判別回路
（17）及び（18）と第2RS−FF（22）とは、第２信号発
生回路を構成する。例えば、n1＝20、n2＝18とすれば、
n1/2＝10、n1/4＝５、３n1/4＝15となり、カウンタ（1
2）の計数値が「１」になったとき、第３判別回路（1
5）の出力信号により第1RS−FF（21）がセットされ、計
数値が「10」になったとき、第４判別回路（16）の出力
信号により第1RS−FF（21）がリセットされ、計数値が
「５」になったとき、第５判別回路（17）の出力信号に
より第2RS−FF（22）がセットされ、係数値が「15」に
なったとき、第６判別回路（18）の出力信号により第2R
S−FF（22）がリセットされる。それ故、第１及び第2RS
−FF（21）及び（22）のＱ出力には、カウンタ（12）が
20計数毎にリセットされる場合は、1/20分周された出力
信号が、18計数毎にリセットされる場合は、1/18分周さ
れた出力信号が得られる。
次に、PLL動作について、第４図及び第５図の特性図を
参照しながら説明する。入力信号（第４図（イ））に対
し、可変分周回路（７）の第２出力信号（第４図
（ロ））の移相が90度以上進んでいる場合、第１乗算回
路（８）の出力信号は第４図（ハ）の如くなり比較回路
（９）の基準電圧を第４図（ハ）の一点鎖線（Vref）の
如く設定すれば、前記比較回路（９）の出力信号は第４
図（ニ）の如くなる。前記第４図（ニ）の信号をＤ−FF
（10）のＤ入力端子に印加するとともに、可変分周回路
（７）の第１出力信号（第４図（ホ））をＤ−FF（10）
のクロック入力端子に印加すれば、Ｄ−FF（10）の出力
信号は第４図（ヘ）の如く「Ｌ」になる。従って、可変
分周回路（７）はＤ−FF（10）からの制御信号「Ｌ」に
より制御され、第２図で説明した如く、前記可変分周回
路（７）の分周比はn2となる。
参照しながら説明する。入力信号（第４図（イ））に対
し、可変分周回路（７）の第２出力信号（第４図
（ロ））の移相が90度以上進んでいる場合、第１乗算回
路（８）の出力信号は第４図（ハ）の如くなり比較回路
（９）の基準電圧を第４図（ハ）の一点鎖線（Vref）の
如く設定すれば、前記比較回路（９）の出力信号は第４
図（ニ）の如くなる。前記第４図（ニ）の信号をＤ−FF
（10）のＤ入力端子に印加するとともに、可変分周回路
（７）の第１出力信号（第４図（ホ））をＤ−FF（10）
のクロック入力端子に印加すれば、Ｄ−FF（10）の出力
信号は第４図（ヘ）の如く「Ｌ」になる。従って、可変
分周回路（７）はＤ−FF（10）からの制御信号「Ｌ」に
より制御され、第２図で説明した如く、前記可変分周回
路（７）の分周比はn2となる。
一方、入力信号（第５図（イ））に対し、可変分周回路
（７）の第２出力信号（第５図（ロ））の位相が90度よ
りも遅れている場合は、第１乗算回路（８）の出力信号
は第５図（ハ）の如くなり、比較回路（９）の基準電圧
を一点鎖線（Vref）の如く設定すれば、前記比較回路
（９）の出力信号は第５図（ニ）の如くなる。前記第５
図（ニ）の信号をＤ−FF（10）のＤ入力端子に印加する
とともに、可変分周回路（７）の第１出力信号（第５図
（ホ））をＤ−FF（10）のクロック入力端子に印加すれ
ば、Ｄ−FF（10）の出力信号は第５図（ヘ）の如く
「Ｈ」になる。従って、可変分周回路（７）はＤ−FF
（10）からの制御信号「Ｈ」により制御され、前記可変
分周回路（７）の分周比はn1となる。
（７）の第２出力信号（第５図（ロ））の位相が90度よ
りも遅れている場合は、第１乗算回路（８）の出力信号
は第５図（ハ）の如くなり、比較回路（９）の基準電圧
を一点鎖線（Vref）の如く設定すれば、前記比較回路
（９）の出力信号は第５図（ニ）の如くなる。前記第５
図（ニ）の信号をＤ−FF（10）のＤ入力端子に印加する
とともに、可変分周回路（７）の第１出力信号（第５図
（ホ））をＤ−FF（10）のクロック入力端子に印加すれ
ば、Ｄ−FF（10）の出力信号は第５図（ヘ）の如く
「Ｈ」になる。従って、可変分周回路（７）はＤ−FF
（10）からの制御信号「Ｈ」により制御され、前記可変
分周回路（７）の分周比はn1となる。
上述の如く、入力信号に対し可変分周回路（７）の第２
出力信号の位相が90度以上進んだ場合は、Ｄ−FF（10）
の出力制御信号「Ｌ」に応じて可変分周回路（７）の分
周比がn2となり、可変分周回路（７）の出力信号が徐々
に遅れ、それに応じて可変分周回路（７）の第１及び第
２出力信号の位相が遅れる。その結果、入力信号と可変
分周回路（７）の第２出力信号とは、90度位相差を持っ
て同期する様になり、前記入力信号と可変分周回路
（７）の第１出力信号との位相が等しくなる。また、入
力信号に対し可変分周回路（７）の第２出力信号の位相
が90度よりも遅れた場合は、Ｄ−FF（10）の出力制御信
号「Ｈ」に応じて可変分周回路（７）の分周比がn1とな
り、可変分周回路（７）の出力信号が徐々に進み、それ
に応じて可変分周回路（７）の第１及び第２出力信号の
位相が進む。その結果、入力信号と可変分周回路（７）
の第１出力信号との位相が等しくなる。
出力信号の位相が90度以上進んだ場合は、Ｄ−FF（10）
の出力制御信号「Ｌ」に応じて可変分周回路（７）の分
周比がn2となり、可変分周回路（７）の出力信号が徐々
に遅れ、それに応じて可変分周回路（７）の第１及び第
２出力信号の位相が遅れる。その結果、入力信号と可変
分周回路（７）の第２出力信号とは、90度位相差を持っ
て同期する様になり、前記入力信号と可変分周回路
（７）の第１出力信号との位相が等しくなる。また、入
力信号に対し可変分周回路（７）の第２出力信号の位相
が90度よりも遅れた場合は、Ｄ−FF（10）の出力制御信
号「Ｈ」に応じて可変分周回路（７）の分周比がn1とな
り、可変分周回路（７）の出力信号が徐々に進み、それ
に応じて可変分周回路（７）の第１及び第２出力信号の
位相が進む。その結果、入力信号と可変分周回路（７）
の第１出力信号との位相が等しくなる。
PLL回路がロックした状態においては、第４図の状態及
び第５図の状態が交互に発生し、可変分周回路（７）の
第１出力信号の１サイクル毎にＤ−FF（10）の出力信号
が反転する。その為、可変分周回路（７）は1/n1分周と
1/n2分周とを交互に繰り返す。その場合、可変分周回路
（７）の分周比n1及びn2の値を近似させれば、PLL回路
のロック時における安定度を増大させることが出来る。
また、前記分周比n1及びn2の値を大きく相違させれば、
PLL回路の引き込み時間を短縮させることが出来る。
び第５図の状態が交互に発生し、可変分周回路（７）の
第１出力信号の１サイクル毎にＤ−FF（10）の出力信号
が反転する。その為、可変分周回路（７）は1/n1分周と
1/n2分周とを交互に繰り返す。その場合、可変分周回路
（７）の分周比n1及びn2の値を近似させれば、PLL回路
のロック時における安定度を増大させることが出来る。
また、前記分周比n1及びn2の値を大きく相違させれば、
PLL回路の引き込み時間を短縮させることが出来る。
尚、PLL回路がキャプチャレンジの中心以外でロックし
た場合には、1/n1分周と1/n2分周が必ずしも交互に生じ
ず、ある比率で切換えが行なわれる。
た場合には、1/n1分周と1/n2分周が必ずしも交互に生じ
ず、ある比率で切換えが行なわれる。
PLL回路がロック状態にあれば、入力信号の位相と可変
分周回路（７）の第１出力信号の位相が等しくなる。そ
の為、同期検波回路として動作する第２乗算回路（11）
を用い、入力信号を前記第１出力信号により同期検波す
れば、出力端子（23）に前記入力信号の存在を示す出力
信号を発生させることが出来る。
分周回路（７）の第１出力信号の位相が等しくなる。そ
の為、同期検波回路として動作する第２乗算回路（11）
を用い、入力信号を前記第１出力信号により同期検波す
れば、出力端子（23）に前記入力信号の存在を示す出力
信号を発生させることが出来る。
尚、第１乗算回路（８）は、従来周知のダブルバランス
型乗算回路であり、正逆入力信号と可変分周回路（７）
から得られる正逆の第２出力信号を用いて、第４図
（ハ）及び第５図（ハ）の如き出力信号を発生させるも
のである。
型乗算回路であり、正逆入力信号と可変分周回路（７）
から得られる正逆の第２出力信号を用いて、第４図
（ハ）及び第５図（ハ）の如き出力信号を発生させるも
のである。
（ト）発明の効果 以上述べた如く、本発明に依れば、ローパスフィルタを
用いる必要の無いPLL回路を提供出来る。その為、IC化
に際して、外付部品数や外付ピン数の削減を計ることが
出来る。また、本発明に依れば、可変分周回路をカウン
タとリセット回路と第１及び第２信号発生回路とを用い
て構成し、固定分周回路を用いること無く90度位相差の
第１及び第２出力信号を発生させているので、固定分周
回路を用いる場合に比べ、キャプチャレンジが1/4に狭
くなり、PLL回路の安定度を高めることが出来る。
用いる必要の無いPLL回路を提供出来る。その為、IC化
に際して、外付部品数や外付ピン数の削減を計ることが
出来る。また、本発明に依れば、可変分周回路をカウン
タとリセット回路と第１及び第２信号発生回路とを用い
て構成し、固定分周回路を用いること無く90度位相差の
第１及び第２出力信号を発生させているので、固定分周
回路を用いる場合に比べ、キャプチャレンジが1/4に狭
くなり、PLL回路の安定度を高めることが出来る。
第１図は、本発明の一実施例を示す回路図、第２図はそ
の可変分周回路の具体例を示す回路図、第３図は従来の
PLL回路を示す回路図、第４図（イ）乃至（ヘ）及び第
５図（イ）乃至（ヘ）は、本発明の説明に供する為の特
性図である。 （７）…可変分周回路、（８）…第１乗算回路、（９）
…比較回路、（10）…Ｄ−FF、（12）…カウンタ、（1
3）乃至（18）…判別回路、（21）（22）…RS−FF。
の可変分周回路の具体例を示す回路図、第３図は従来の
PLL回路を示す回路図、第４図（イ）乃至（ヘ）及び第
５図（イ）乃至（ヘ）は、本発明の説明に供する為の特
性図である。 （７）…可変分周回路、（８）…第１乗算回路、（９）
…比較回路、（10）…Ｄ−FF、（12）…カウンタ、（1
3）乃至（18）…判別回路、（21）（22）…RS−FF。
Claims (1)
- 【請求項１】入力信号が印加される入力端子と、基準周
波数信号を可変分周し、第１出力信号及び該第１出力信
号から90度移相された第２出力信号を発生する可変分周
回路と、前記入力信号と前記第２出力信号とを乗算する
乗算回路と、該乗算回路の出力信号と基準電圧とを比較
する比較回路と、Ｄ入力端子に前記比較回路の出力信号
が印加されるとともに、クロック入力端子に前記可変分
周回路の第１出力信号が印加されるＤ−FFとを備え、前
記可変分周回路は、前記基準周波数信号を計数するカウ
ンタと、前記Ｄ−FFの出力信号に応じて前記カウンタの
リセット信号を発生するリセット回路と、前記カウンタ
の計数値が第１の所定値になったことを判別し、前記第
１出力信号を発生する第１信号発生回路と、前記カウン
タの計数値が第２の所定値になったことを判別し、前記
第２出力信号を発生する第２信号発生回路によって構成
されていることを特徴とするPLL回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62292432A JPH0748658B2 (ja) | 1987-11-19 | 1987-11-19 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62292432A JPH0748658B2 (ja) | 1987-11-19 | 1987-11-19 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01133419A JPH01133419A (ja) | 1989-05-25 |
| JPH0748658B2 true JPH0748658B2 (ja) | 1995-05-24 |
Family
ID=17781715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62292432A Expired - Lifetime JPH0748658B2 (ja) | 1987-11-19 | 1987-11-19 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748658B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0444445A (ja) * | 1990-06-11 | 1992-02-14 | Sanyo Electric Co Ltd | 情報記録検索装置 |
-
1987
- 1987-11-19 JP JP62292432A patent/JPH0748658B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01133419A (ja) | 1989-05-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
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