JPH0748662B2 - Ｄ／ａ変換装置 - Google Patents
Ｄ／ａ変換装置Info
- Publication number
- JPH0748662B2 JPH0748662B2 JP62045713A JP4571387A JPH0748662B2 JP H0748662 B2 JPH0748662 B2 JP H0748662B2 JP 62045713 A JP62045713 A JP 62045713A JP 4571387 A JP4571387 A JP 4571387A JP H0748662 B2 JPH0748662 B2 JP H0748662B2
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- Japan
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- bits
- digital data
- output
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- digital
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はD/A変換装置に関する。
従来のD/A変換装置は、例えば第２図に示されるよう
に、上位入力端子11,12〜,1mよりデジタルデータの上位
ｍビットを入力し、D/A変換する第１のD/A変換器60と、
下位入力端子21,22,〜,2nよりデジタルデータの下位ｎ
ビットを入力し、D/A変換する第２のD/A変換器50と、D/
A変換器60,70の出力を2n:1の比で重み付けしてアナログ
加算し、出力を出力端子80に出力する重み付加算器70と
から構成されていた。
に、上位入力端子11,12〜,1mよりデジタルデータの上位
ｍビットを入力し、D/A変換する第１のD/A変換器60と、
下位入力端子21,22,〜,2nよりデジタルデータの下位ｎ
ビットを入力し、D/A変換する第２のD/A変換器50と、D/
A変換器60,70の出力を2n:1の比で重み付けしてアナログ
加算し、出力を出力端子80に出力する重み付加算器70と
から構成されていた。
上述した従来のD/A変換装置は、その精度を1/2LSB以内
に保つために、第１のD/A変換器60の精度を第２のD/A変
換器50の1/2LSB分以下におさえねばならず、結果的に1/
2m+nの相対精度が必要となり、たとえばｍ＝４、ｎ＝４
とした場合でも1/28、すなわち0.4％、ｍ＝9,n＝９とし
た場合では、1/218、すなわち0.0004％の相対精度が必
要となっているので、この精度を無調整で実現するのは
むずかしく、まして集積回路上に実現するのは不可能で
あるという欠点がある。
に保つために、第１のD/A変換器60の精度を第２のD/A変
換器50の1/2LSB分以下におさえねばならず、結果的に1/
2m+nの相対精度が必要となり、たとえばｍ＝４、ｎ＝４
とした場合でも1/28、すなわち0.4％、ｍ＝9,n＝９とし
た場合では、1/218、すなわち0.0004％の相対精度が必
要となっているので、この精度を無調整で実現するのは
むずかしく、まして集積回路上に実現するのは不可能で
あるという欠点がある。
本発明のD/A変換装置は、 デジタルデータの上位ｍビットを入力する上位入力端子
と、 デジタルデータの下位ｎビットを入力する下位入力端子
と、 出力端子と、 上位入力端子よりデジタルデータの上位ｍビットを入力
してD/A変換する第１のD/A変換器と、 上位ｍビットの入力に対する第１のD/A変換器の実際の
出力の理想の出力に対する誤差を上位ｍビットの各入力
に対応してあらかじめ記憶しており、デジタルデータの
上位ｍビットを入力したとき、それに対応する前記誤差
を、デジタルデータの下位ｎビットの1LSB単位で換算し
て出力するメモリと、 下位入力端子よりのデジタルデータの下位ｎビットとメ
モリの出力とを入力し、デジタルデータの下位ｎビット
のデジタル量をメモリの出力分だけ補正するデジタル演
算回路と、 デジタル演算回路で補正された出力をD/A変換する第２
のD/A変換器と、 第１、第２のD/A変換器の出力を上位、下位の重み付け
をして加算し、出力端子に出力する重み付加算器とを有
する。
と、 デジタルデータの下位ｎビットを入力する下位入力端子
と、 出力端子と、 上位入力端子よりデジタルデータの上位ｍビットを入力
してD/A変換する第１のD/A変換器と、 上位ｍビットの入力に対する第１のD/A変換器の実際の
出力の理想の出力に対する誤差を上位ｍビットの各入力
に対応してあらかじめ記憶しており、デジタルデータの
上位ｍビットを入力したとき、それに対応する前記誤差
を、デジタルデータの下位ｎビットの1LSB単位で換算し
て出力するメモリと、 下位入力端子よりのデジタルデータの下位ｎビットとメ
モリの出力とを入力し、デジタルデータの下位ｎビット
のデジタル量をメモリの出力分だけ補正するデジタル演
算回路と、 デジタル演算回路で補正された出力をD/A変換する第２
のD/A変換器と、 第１、第２のD/A変換器の出力を上位、下位の重み付け
をして加算し、出力端子に出力する重み付加算器とを有
する。
上位ｍビットのデジタルデータに対応してメモリに保持
されている第１のD/A変換器の有する誤差分だけデジタ
ルデータの下位ｎビットが補正されるので、実質的には
第１のD/A変換器の誤差は除去されたこととなり、誤差
としては補正された下位ｎビットをD/A変換する第２のD
/A変換器の誤差だけとなる。
されている第１のD/A変換器の有する誤差分だけデジタ
ルデータの下位ｎビットが補正されるので、実質的には
第１のD/A変換器の誤差は除去されたこととなり、誤差
としては補正された下位ｎビットをD/A変換する第２のD
/A変換器の誤差だけとなる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のD/A変換装置の一実施例を示す構成図
である。
である。
第１のD/A変換器６は上位入力端子11,12,〜,1mよりデジ
タルデータの上位ｍビットを入力し、D/A変換する。メ
モリ３（ROM）には、各デジタルデータの上位ｍビット
に対する第１のにD/A変換器６の理想出力と実際出力間
の誤差が測定され、その誤差がデジタルデータの下位ｎ
ビットの1LSB単位で換算され、上位ｍビットのデータを
アドレスとして蓄えられており、デジタルデータの下位
ｎビットの1LSB単位で換算された誤差データを出力す
る。
タルデータの上位ｍビットを入力し、D/A変換する。メ
モリ３（ROM）には、各デジタルデータの上位ｍビット
に対する第１のにD/A変換器６の理想出力と実際出力間
の誤差が測定され、その誤差がデジタルデータの下位ｎ
ビットの1LSB単位で換算され、上位ｍビットのデータを
アドレスとして蓄えられており、デジタルデータの下位
ｎビットの1LSB単位で換算された誤差データを出力す
る。
デジタル演算回路４はメモリ３から出力された誤差デー
タとデジタルデータの下位ｎビットを入力し、誤差デー
タの内容から誤差データを下位ｎビットに加算すべきか
減算すべきか判定し、その判定にもとづいて演算し、演
算結果を出力する。第２のD/A変換器５はデジタル演算
回路４の演算結果にもとづき、正負の符号も含めD/A変
換する。重み付加算器７は第1,第２のD/A変換器5,6の出
力を上位，下位の重み付けを行って加算し、出力端子８
に出力する。
タとデジタルデータの下位ｎビットを入力し、誤差デー
タの内容から誤差データを下位ｎビットに加算すべきか
減算すべきか判定し、その判定にもとづいて演算し、演
算結果を出力する。第２のD/A変換器５はデジタル演算
回路４の演算結果にもとづき、正負の符号も含めD/A変
換する。重み付加算器７は第1,第２のD/A変換器5,6の出
力を上位，下位の重み付けを行って加算し、出力端子８
に出力する。
したがって、第２のD/A変換器５の誤差は補正されない
が、第１のD/A変換器６の誤差はメモリ３のデータによ
り補正されているので従来のD/A変換装置に比較して、
実際上2n倍だけ精度が上っている。
が、第１のD/A変換器６の誤差はメモリ３のデータによ
り補正されているので従来のD/A変換装置に比較して、
実際上2n倍だけ精度が上っている。
上述した実施例において、第２のD/A変換器５は正負の
出力可能なものであったが、メモリ３のデータは、誤差
が負とならないように一定の数をあらかじめ加算したデ
ータとしてもよい。この場合、デジタル演算回路４は加
算器でよい。もちろん、加算された一定の数により、出
力端子８の出力電圧はその分ずれることとなるが、オー
ディオ機器等に用いる場合、直流成分は不要であり、ま
た直流カットも容易であるから全く問題ない。しかし、
どうしてもずれをなくしたい場合はレベルシフト回路を
付加すればよいことは明らかである。この実施例による
と単電源で動作する安価なD/A変換装置を実現できる。
出力可能なものであったが、メモリ３のデータは、誤差
が負とならないように一定の数をあらかじめ加算したデ
ータとしてもよい。この場合、デジタル演算回路４は加
算器でよい。もちろん、加算された一定の数により、出
力端子８の出力電圧はその分ずれることとなるが、オー
ディオ機器等に用いる場合、直流成分は不要であり、ま
た直流カットも容易であるから全く問題ない。しかし、
どうしてもずれをなくしたい場合はレベルシフト回路を
付加すればよいことは明らかである。この実施例による
と単電源で動作する安価なD/A変換装置を実現できる。
なお、メモリ３としてROMの代りにRAMを用いて電源投入
時もしくは必要に応じて校正サイクルを実行し、RAMに
誤差データを書込むこともできる。また、メモリ３とし
てPROMを用い、工場出荷時に誤差データを書込むことも
できる。この場合には、ユーザが後日再調整することは
まずないので、ワンタイムROMやヒューズROMを用いるこ
ともできる。
時もしくは必要に応じて校正サイクルを実行し、RAMに
誤差データを書込むこともできる。また、メモリ３とし
てPROMを用い、工場出荷時に誤差データを書込むことも
できる。この場合には、ユーザが後日再調整することは
まずないので、ワンタイムROMやヒューズROMを用いるこ
ともできる。
以上説明したように本発明は、デジタルデータの上位ｍ
ビットをD/A変換する第１のD/A変換器と、第１のD/A変
換器の出力の理想値からの誤差データを保持する記憶回
路と、デジタルデータの下位ｎビットを記憶回路の保持
する誤差データで補正するデジタル演算回路と、デジタ
ル演算回路の出力をD/A変換する第２のD/A変換器と、第
1,第２のD/A変換器の出力を上位，下位の重み付けして
加算する重み付加算器とで構成することにより、第1,第
２のD/A変換器が低精度であっても、第１のD/A変換器の
誤差を除去した高精度高ビットのD/A変換を実現できる
効果があり、集積回路で実施する場合でも、第1,第２の
D/A変換器は装置全体の精度に比較し、ラフでよいので
実施が容易である効果もある。
ビットをD/A変換する第１のD/A変換器と、第１のD/A変
換器の出力の理想値からの誤差データを保持する記憶回
路と、デジタルデータの下位ｎビットを記憶回路の保持
する誤差データで補正するデジタル演算回路と、デジタ
ル演算回路の出力をD/A変換する第２のD/A変換器と、第
1,第２のD/A変換器の出力を上位，下位の重み付けして
加算する重み付加算器とで構成することにより、第1,第
２のD/A変換器が低精度であっても、第１のD/A変換器の
誤差を除去した高精度高ビットのD/A変換を実現できる
効果があり、集積回路で実施する場合でも、第1,第２の
D/A変換器は装置全体の精度に比較し、ラフでよいので
実施が容易である効果もある。
【図面の簡単な説明】 第１図は本発明のD/A変換装置の一実施例を示す構成
図、第２図は従来例を示す構成図である。 11,12,〜,1m…上位入力端子、21,22,〜,2n…下位入力端
子、３…メモリ、４…デジタル演算回路、５…第２のD/
A変換器、６…第１のD/A変換器、７…重み付加算器、８
…出力端子。
図、第２図は従来例を示す構成図である。 11,12,〜,1m…上位入力端子、21,22,〜,2n…下位入力端
子、３…メモリ、４…デジタル演算回路、５…第２のD/
A変換器、６…第１のD/A変換器、７…重み付加算器、８
…出力端子。
Claims (1)
- 【請求項１】デジタルデータの上位ｍビットを入力する
上位入力端子と、 デジタルデータの下位ｎビットを入力する下位入力端子
と、 出力端子と、 上位入力端子よりデジタルデータの上位ｍビットを入力
してD/A変換する第１のD/A変換器と、 上記ｍビットの入力に対する第１のD/A変換器の実際の
出力の理想の出力に対する誤差を上位ｍビットの各入力
に対応してあらかじめ測定し、誤差の補正値が負となら
ない定数を加算した値を記憶しており、デジタルデータ
の上位ｍビットを入力したとき、それに対応する前記加
算した値を、デジタルデータの下位ｎビットのILSB単位
で換算して出力するメモリと、 下位入力端子よりのデジタルデータの下位ｎビットとメ
モリの出力とを入力し、デジタルデータの下位ｎビット
のデジタル量をメモリの出力分だけ補正するデジタル演
算回路と、 デジタル演算回路で補正された出力をD/A変換する第２
のD/A変換器と、 第１、第２のD/A変換器の出力を上位、下位の重み付け
をして加算し、出力端子に出力する重み付け加算器とを
有するD/A変換装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62045713A JPH0748662B2 (ja) | 1987-02-27 | 1987-02-27 | Ｄ／ａ変換装置 |
| DE3852048T DE3852048T2 (de) | 1987-02-27 | 1988-02-26 | Digital-Analogwandler. |
| US07/161,060 US4885581A (en) | 1987-02-27 | 1988-02-26 | Digital-to-analog converter circuit |
| EP88102896A EP0280321B1 (en) | 1987-02-27 | 1988-02-26 | Digital-to-analog converter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62045713A JPH0748662B2 (ja) | 1987-02-27 | 1987-02-27 | Ｄ／ａ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63212221A JPS63212221A (ja) | 1988-09-05 |
| JPH0748662B2 true JPH0748662B2 (ja) | 1995-05-24 |
Family
ID=12726989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62045713A Expired - Lifetime JPH0748662B2 (ja) | 1987-02-27 | 1987-02-27 | Ｄ／ａ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748662B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58222616A (ja) * | 1982-06-21 | 1983-12-24 | Hitachi Ltd | Ｄ／ａ変換回路 |
-
1987
- 1987-02-27 JP JP62045713A patent/JPH0748662B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63212221A (ja) | 1988-09-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |