JPS59200328A - デ−タ転送回路を内蔵した中央処理装置 - Google Patents
デ−タ転送回路を内蔵した中央処理装置Info
- Publication number
- JPS59200328A JPS59200328A JP7308483A JP7308483A JPS59200328A JP S59200328 A JPS59200328 A JP S59200328A JP 7308483 A JP7308483 A JP 7308483A JP 7308483 A JP7308483 A JP 7308483A JP S59200328 A JPS59200328 A JP S59200328A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
炎ＬＬＬ
本発明は半導体回路に関し、より詳細には、マイクロコ
ンピュータシステムに於ける入出力装置とメモリとの間
及びメモリとメモリとの間等に於いてデータ転送を行な
うためのデータ転送回路を内蔵した中央処理装置に関す
るものである。
ンピュータシステムに於ける入出力装置とメモリとの間
及びメモリとメモリとの間等に於いてデータ転送を行な
うためのデータ転送回路を内蔵した中央処理装置に関す
るものである。
従来技術
従来、ＣＰｔＪを介さずにデータ転送を行なうＤＭＡ（
ダイレクトメモリアクセス）転送には、ＤＭＡコントロ
ーラを使用するのが一般的であるが、この場合ＤＭＡコ
ントローラとＣＰＵ間の制御信号ライン及びＤＭＡコン
トローラとデータ転送素子間の制御信号ラインが必要で
あり、回路構成が複雑になるという問題があった。
ダイレクトメモリアクセス）転送には、ＤＭＡコントロ
ーラを使用するのが一般的であるが、この場合ＤＭＡコ
ントローラとＣＰＵ間の制御信号ライン及びＤＭＡコン
トローラとデータ転送素子間の制御信号ラインが必要で
あり、回路構成が複雑になるという問題があった。
目 的
本発明は演算部、メモリ、Ｉ１０ポート等を有するディ
ジタル回路に於いて、簡単な回路構成で且つＣＰＵから
ＤＭＡ制御信号の為のビンを省略することの可能なりＭ
Ａ転送方式を提供して、回路の簡略化と小型化を図る事
を目的とする。
ジタル回路に於いて、簡単な回路構成で且つＣＰＵから
ＤＭＡ制御信号の為のビンを省略することの可能なりＭ
Ａ転送方式を提供して、回路の簡略化と小型化を図る事
を目的とする。
一１
本発明の構成について、以下具体的な実施例に基づいて
説明する。第１図は、データ転送回路を内蔵した本発明
ＣＰＵ１の内部構成を示したブロック図、第２図はその
タイミングチャートである。
説明する。第１図は、データ転送回路を内蔵した本発明
ＣＰＵ１の内部構成を示したブロック図、第２図はその
タイミングチャートである。
ＣＰＵ１は従来公知の演算機能等を有するＣＰＵ部１′
の他に、データ転送回路部２を内蔵している。ＣＰＵ１
は、アドレス出力信号、データ入出力信号、リード／ラ
イト信号、システムクロック入力信号等、一般的なＣＰ
Ｕ機能を実現するための端子を有しているが、データ転
送時にバスの占有をコントロールするための例えば、ホ
ールド要求信号及びホールド確認応答信号の端子が省略
されている。
の他に、データ転送回路部２を内蔵している。ＣＰＵ１
は、アドレス出力信号、データ入出力信号、リード／ラ
イト信号、システムクロック入力信号等、一般的なＣＰ
Ｕ機能を実現するための端子を有しているが、データ転
送時にバスの占有をコントロールするための例えば、ホ
ールド要求信号及びホールド確認応答信号の端子が省略
されている。
データ転送回路部２は、第１アドレス発生部３゜第２ア
ドレス発生部４．データバラフッ５１語数カウンタ６、
タイミング作成回路７．書込信号発生回路８からなって
いる。書込信号発生回路８はアドレスデコーダとゲート
回路からなり、ＣＰＵ部１′からのアドレス信号をデコ
ードしリード／ライト信号９のタイミングで第１アドレ
ス発生部３、第２アドレス発生部４２語数カウンタ６に
対する書込信号を発生する。即ち、これによってＣＰＵ
部１′からプログラムにより所望のデータがそれぞれ設
定される。第１アドレス発生部３は１６ビツトのカウン
タから成りデータ転送元アドレス設定用である。一方、
第２アドレス発生部４は１６ビツトのレジスタから成り
データ転送先アドレス設定用である。出力は、何れも三
状態出力であって、ＣＰＬＩ部１′のアドレス信号１６
ビツトと共にＣＰＵ１のＡＯ〜Ａ＋ｓ端子１７に接続さ
れている。語数カウンタ６は転送語数設定用であり、１
語転送毎にカウントを行ない、設定語数が終了したら終
了信号１３を発生する。語数カウンタ６はアップカウン
タを使用し、転送語数設定は補数でセットして、カウン
タがＯになったとき終了信号が発生するようにするとよ
い。≠−タバツファ５は８ビツトのレジスタからなり、
入出力ともＣＰＵ部１′のデータ信号８ビツトと共にＣ
ＰＬＩ １のＤｏ〜Ｄ７端子１８に接続されており、出
力は三状態出力である。タイミング作成回路７はフリッ
プ７０ツブとゲート回路からなり、ＣＰＵＩのシステム
クロックφ１端子２０から入力されるクロック信号φ１
から、偶数番目のパルスからなるφ２２倍と、奇数番目
のパルスからなるφ３３倍を作成する。即ち、繰返し周
期がφ１の２倍であるようなノンクロスオーバクロック
φ２．φ３を作成する（第２図参照）。また、書込信号
発生回路８からの書込信号により転送語数を指示されて
から語数カウンタ６から終了信号１３が発生するまでの
間１１１ Ｉ＋であって、それ以外は゛０″であるよう
なりＵＳＹ信号１０を作成する。ＢＬＩＳＹ信号１０は
ＣＰＵ部１′のホールド信号端子に接続される。又、Ｂ
ＵＳＹ信号が“１″で且つＣＰＵ部１′からのホールド
確認応答信号１１も１″のとき、１１１１１となるよう
なりＭＡＥＮ信号１２を作成する。更に、前記φ３の立
上りで“１″となり、前記φ３の立上りで“Ｏ″となる
ような５ＥＬＷ信号１５と、その反転による５ＥＬＲ信
号１４を作成する（第２図参照）。又、ＤＭＡＥＮ信号
１２が“０″の時はＣＰＬＩ部１′のリード／ライト信
号９が出力され、ＤＭＡＥＮ信号が“１″の時は５ＥＬ
Ｒ信号１４が出力されるような、ＣＰＵＩのＲ／Ｗ信号
端子１９に接続するための信号を作成する。
ドレス発生部４．データバラフッ５１語数カウンタ６、
タイミング作成回路７．書込信号発生回路８からなって
いる。書込信号発生回路８はアドレスデコーダとゲート
回路からなり、ＣＰＵ部１′からのアドレス信号をデコ
ードしリード／ライト信号９のタイミングで第１アドレ
ス発生部３、第２アドレス発生部４２語数カウンタ６に
対する書込信号を発生する。即ち、これによってＣＰＵ
部１′からプログラムにより所望のデータがそれぞれ設
定される。第１アドレス発生部３は１６ビツトのカウン
タから成りデータ転送元アドレス設定用である。一方、
第２アドレス発生部４は１６ビツトのレジスタから成り
データ転送先アドレス設定用である。出力は、何れも三
状態出力であって、ＣＰＬＩ部１′のアドレス信号１６
ビツトと共にＣＰＵ１のＡＯ〜Ａ＋ｓ端子１７に接続さ
れている。語数カウンタ６は転送語数設定用であり、１
語転送毎にカウントを行ない、設定語数が終了したら終
了信号１３を発生する。語数カウンタ６はアップカウン
タを使用し、転送語数設定は補数でセットして、カウン
タがＯになったとき終了信号が発生するようにするとよ
い。≠−タバツファ５は８ビツトのレジスタからなり、
入出力ともＣＰＵ部１′のデータ信号８ビツトと共にＣ
ＰＬＩ １のＤｏ〜Ｄ７端子１８に接続されており、出
力は三状態出力である。タイミング作成回路７はフリッ
プ７０ツブとゲート回路からなり、ＣＰＵＩのシステム
クロックφ１端子２０から入力されるクロック信号φ１
から、偶数番目のパルスからなるφ２２倍と、奇数番目
のパルスからなるφ３３倍を作成する。即ち、繰返し周
期がφ１の２倍であるようなノンクロスオーバクロック
φ２．φ３を作成する（第２図参照）。また、書込信号
発生回路８からの書込信号により転送語数を指示されて
から語数カウンタ６から終了信号１３が発生するまでの
間１１１ Ｉ＋であって、それ以外は゛０″であるよう
なりＵＳＹ信号１０を作成する。ＢＬＩＳＹ信号１０は
ＣＰＵ部１′のホールド信号端子に接続される。又、Ｂ
ＵＳＹ信号が“１″で且つＣＰＵ部１′からのホールド
確認応答信号１１も１″のとき、１１１１１となるよう
なりＭＡＥＮ信号１２を作成する。更に、前記φ３の立
上りで“１″となり、前記φ３の立上りで“Ｏ″となる
ような５ＥＬＷ信号１５と、その反転による５ＥＬＲ信
号１４を作成する（第２図参照）。又、ＤＭＡＥＮ信号
１２が“０″の時はＣＰＬＩ部１′のリード／ライト信
号９が出力され、ＤＭＡＥＮ信号が“１″の時は５ＥＬ
Ｒ信号１４が出力されるような、ＣＰＵＩのＲ／Ｗ信号
端子１９に接続するための信号を作成する。
次に、本実施例に於けるデータ転送の動作について説明
する。まず、プログラムによりデータ転送元アドレスの
初期値、データ転送先アドレス。
する。まず、プログラムによりデータ転送元アドレスの
初期値、データ転送先アドレス。
転送語数が、それぞれ第１アドレス発生部３．第２アド
レス発生部４９語数カウンタ６に書込まれる。語数カウ
ンタ６に対する書込信号は、同時にＢＵＳＹ信号１０を
“１″とするから、ＣＰＵ部１′のホールド信号が“１
″となる。その後、ＣＰＵ部１′のホールド確認応答信
号１１がｌｌ Ｉ Ｉ＋となりＤＭＡＥＮ信号１２も１
１１ Ｉ＋になる。ＤＭＡＥＮ信号１２が１″で且つ５
ＥＬＲ信号１４が１″の時第１アドレス発生部３の出力
がイネーブルとなり＼転送元アドレスとしてＣＰＬＩＩ
のＡｏ〜Ａ＋ｓ端子１７に出力される。又、ＤＭＡＥＮ
信号１２が“１″で且つ５ＥＬＷ信号１５が１″の時第
２アドレス発生部４の出力がイネーブルとなり、転送先
アドレスとしてｃｐｕｉのＡＯ〜Ａ＋ｓ端子１７に出力
される。５ＥＬＷ信号１５は語数カウンタ６をカウント
アツプすると共に、第１アドレス発生部３に１を加えて
転送元アドレスを更新する。データ転送の間、ＣＰＵ１
のＲ／Ｗ端子１９には５ＥＬＲ信＠１４が出力され転送
元、転送先の制御に使われる。即ち、ＤＭＡＥＮ信号１
２が１１１１＋で且つ５ＥＬＲ信号１４が“１″のとき
転送データは転送元からＣＰ（ｌのＤｏ＝Ｄ７端子１８
を介してデータバッファ５に取込まれ、一方、ＤＭＡＥ
Ｎ信号１２が“１′°で且つ５ＥＬＲ信号１４力（″０
″の時データバッファ５からＣＰＵ１のＤｏ〜Ｄ７端子
１８に出力されて転送先に伝達される。語数カウンタ６
から終了信号１３が発生すると、ＢＵＳＹ信号１０がＯ
１１となり、第１アドレス発生部３．第２アドレス発生
部４．データバッファ５の出力がディスエーブルになる
と共に、ＣＰＵ部１′のホールド状態が解除される。
レス発生部４９語数カウンタ６に書込まれる。語数カウ
ンタ６に対する書込信号は、同時にＢＵＳＹ信号１０を
“１″とするから、ＣＰＵ部１′のホールド信号が“１
″となる。その後、ＣＰＵ部１′のホールド確認応答信
号１１がｌｌ Ｉ Ｉ＋となりＤＭＡＥＮ信号１２も１
１１ Ｉ＋になる。ＤＭＡＥＮ信号１２が１″で且つ５
ＥＬＲ信号１４が１″の時第１アドレス発生部３の出力
がイネーブルとなり＼転送元アドレスとしてＣＰＬＩＩ
のＡｏ〜Ａ＋ｓ端子１７に出力される。又、ＤＭＡＥＮ
信号１２が“１″で且つ５ＥＬＷ信号１５が１″の時第
２アドレス発生部４の出力がイネーブルとなり、転送先
アドレスとしてｃｐｕｉのＡＯ〜Ａ＋ｓ端子１７に出力
される。５ＥＬＷ信号１５は語数カウンタ６をカウント
アツプすると共に、第１アドレス発生部３に１を加えて
転送元アドレスを更新する。データ転送の間、ＣＰＵ１
のＲ／Ｗ端子１９には５ＥＬＲ信＠１４が出力され転送
元、転送先の制御に使われる。即ち、ＤＭＡＥＮ信号１
２が１１１１＋で且つ５ＥＬＲ信号１４が“１″のとき
転送データは転送元からＣＰ（ｌのＤｏ＝Ｄ７端子１８
を介してデータバッファ５に取込まれ、一方、ＤＭＡＥ
Ｎ信号１２が“１′°で且つ５ＥＬＲ信号１４力（″０
″の時データバッファ５からＣＰＵ１のＤｏ〜Ｄ７端子
１８に出力されて転送先に伝達される。語数カウンタ６
から終了信号１３が発生すると、ＢＵＳＹ信号１０がＯ
１１となり、第１アドレス発生部３．第２アドレス発生
部４．データバッファ５の出力がディスエーブルになる
と共に、ＣＰＵ部１′のホールド状態が解除される。
尚、本実施例では転送先アドレスを固定としたが、Ｍ２
アドレス発生部４もカウンタを使用し、１語転送毎にカ
ウントアツプすれば、転送先アドレスの更新も可能とな
る。即ち、メモリ間の転送も可能となる。又、第１アド
レス発生部３を固定とし、第２アドレス発生部４を更新
可能として、Ｉ１０デバイスコントローラからメモリへ
の転送を行なうこともできる。メモリアドレスの設定を
上位８ビツトのみ行ない、下位８ビツトとして語数カウ
ンタ６の出力を使用すれば一層回路は簡単になる。その
場合例えば、語数カウンタはオールゼロからカウントア
ツプして２５６語転送した後終了信号を発生するように
すればよい。
アドレス発生部４もカウンタを使用し、１語転送毎にカ
ウントアツプすれば、転送先アドレスの更新も可能とな
る。即ち、メモリ間の転送も可能となる。又、第１アド
レス発生部３を固定とし、第２アドレス発生部４を更新
可能として、Ｉ１０デバイスコントローラからメモリへ
の転送を行なうこともできる。メモリアドレスの設定を
上位８ビツトのみ行ない、下位８ビツトとして語数カウ
ンタ６の出力を使用すれば一層回路は簡単になる。その
場合例えば、語数カウンタはオールゼロからカウントア
ツプして２５６語転送した後終了信号を発生するように
すればよい。
更に、本実施例では、ＣＰＵ部１′はホールド信号によ
りアドレスバス及びデータバスをフローティングにする
機能を有しているものを使用している。しかし、ホール
ド機能を有していない場合にも、レディ信号によりＣＰ
Ｕ部１′を待ち状態とし、ＣＰＵ部１′からのアドレス
出力信号ラインに、ＤＭＡＥＮ信号が１″の開信号をカ
ットオフするためのスイッチを設けることにより、本実
施例と同じデータ転送機能を実現することが可能である
。
りアドレスバス及びデータバスをフローティングにする
機能を有しているものを使用している。しかし、ホール
ド機能を有していない場合にも、レディ信号によりＣＰ
Ｕ部１′を待ち状態とし、ＣＰＵ部１′からのアドレス
出力信号ラインに、ＤＭＡＥＮ信号が１″の開信号をカ
ットオフするためのスイッチを設けることにより、本実
施例と同じデータ転送機能を実現することが可能である
。
効 果
本発明により、データ転送制御の為の特別のビン、例え
ばホールド信号、ホールド確認応答信号等を中央処理装
置から省略することが可能になる。
ばホールド信号、ホールド確認応答信号等を中央処理装
置から省略することが可能になる。
又、転送回路がＣＰＵに内蔵されているため任意のディ
ジタル回路に於いてデータ転送の為の特別の回路構成を
必要とすることなく、本ＣＰＵを使用することにより回
路設計が簡単化されしかも高速なデータ転送が可能とな
る。従って、実装面積を縮小し、装置を小型化すること
ができる。
ジタル回路に於いてデータ転送の為の特別の回路構成を
必要とすることなく、本ＣＰＵを使用することにより回
路設計が簡単化されしかも高速なデータ転送が可能とな
る。従って、実装面積を縮小し、装置を小型化すること
ができる。
第１図は本発明のデータ転送回路を内蔵したＣＰＵの内
部構成を示すブロック図、第２図はそのタイミングチャ
ート図である。 （符号の説明） １ ： データ転送回路内蔵ＣＰＵ １’：ＣＰＬ１部 ２ ： データ転送回路部 ３ ： 第１アドレス発生部 ４ ： 第２アドレス発生部 ５ ： データバッファ ６ ： 語数カウンタ ７ ： タイミング作成回路 ８ ： 書込信号発生回路 特許出願人 株式会社 リ コ −七ノ１／
部構成を示すブロック図、第２図はそのタイミングチャ
ート図である。 （符号の説明） １ ： データ転送回路内蔵ＣＰＵ １’：ＣＰＬ１部 ２ ： データ転送回路部 ３ ： 第１アドレス発生部 ４ ： 第２アドレス発生部 ５ ： データバッファ ６ ： 語数カウンタ ７ ： タイミング作成回路 ８ ： 書込信号発生回路 特許出願人 株式会社 リ コ −七ノ１／
Claims (1)
- 【特許請求の範囲】 １、データ転送元アドレスを出力するための第１アドレ
ス発生部と、データ転送先アドレスを出力するための第
２アドレス発生部と、データ転送語数をカウントするた
めの語数カウンタと、前記第１アドレス発生部、前記Ｍ
２アドレス発生部及び前記語数カウンタに初期設定を行
なう為の書込信号発生回路と、転送用データを一時保持
するためのデータバッフ１と、データ転送のタイミング
を作成する為のタイミング作成回路とを内蔵しているこ
とを特徴とする中央処理装置。 ２、上記第１項に於いて、語数カウンタが第１アドレス
発生部又は第２アドレス発生部内にあることを特徴とす
る中央処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7308483A JPS59200328A (ja) | 1983-04-27 | 1983-04-27 | デ−タ転送回路を内蔵した中央処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7308483A JPS59200328A (ja) | 1983-04-27 | 1983-04-27 | デ−タ転送回路を内蔵した中央処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59200328A true JPS59200328A (ja) | 1984-11-13 |
Family
ID=13508109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7308483A Pending JPS59200328A (ja) | 1983-04-27 | 1983-04-27 | デ−タ転送回路を内蔵した中央処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59200328A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0749842A (ja) * | 1993-12-27 | 1995-02-21 | Hitachi Ltd | 並列処理計算機 |
-
1983
- 1983-04-27 JP JP7308483A patent/JPS59200328A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0749842A (ja) * | 1993-12-27 | 1995-02-21 | Hitachi Ltd | 並列処理計算機 |
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