JPH07506703A - 持ち上げ方法を用いて構成されたセルフアライン薄膜トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 持ち上げ方法を用いて構成されたセルファライン薄膜トランジスタ 本発明は、薄膜電界効果トランジスタの製造に関し、特に、このようなトランジ スタのソース・ドレイン接点をパターン決めする方法に関する。

発明の背景 ある形式の作像装置及び表示装置では、各々の画素に薄膜電界効果トランジスタ （Ｔ　Ｐ　Ｔ）が付設されている。ＴＰＴはいくつかの理由で小さくなければな らない。１つ目には、それが、本来であれば光の収集又は光の制御に専用される 画素内の空間を消費する。２つ目には、画素自体が小さいので、ＴＰＴは小さく なければならない。即ち、８インチＸ８インチの板の上に１００万個を超える画 素が構成されていることがあるからである。３つ目には、（ａ）合計ゲート静電 容量、（ｂ）ゲート・ソース間の静電容量、及び（Ｃ）ゲート・ドレイン間の静 電容量を最小限に抑えるために、ＴＰＴは小さくなければならない。

合計ゲート静電容量は、作像装置又は表示装置にある１行のＴＰＴを制御するア ドレス線（即ち、走査線）の合計静電容量を減少させるために小さくすべきであ る。このアドレス線の充電時間は、線の抵抗値と線の静電容量との積によって制 御される。アドレス線の充電時間を決定するときに、合計ゲート静電容量が線の 静電容量に加えられる。

ソース・ドレイン間の静電容量及びソース・ゲート間の静電容量は、ゲートに接 続されている入力アドレス線と、ソース又はドレインに接続されている作像素子 又は表示素子との間の結合静電容量を最小限に抑えるために小さくすべきである 。

従来の技術 静電容量を減少させるためには、ＴＦＴのゲート礁ドレイン間の重なり及びゲー ト・ソース間の重なりを小さく抑えてお（べきである。しかしながら、この重な りが正確に所望の大きさになるような小型のＴＰＴを製造するのは困難であるこ とがある。１つの理由は、写真製版方法がソース及びドレインを形成するために 普通に用いられているからである。このような方法では、装置の配置を決めると きに、約２ミクロン又はそれ以上の典型的な位置決めの整合外れを考慮に入れな ければならない。このような大きさの整合外れでは、ゲートがソース及びドレイ ンに重なる領域は、この整合外れを見込んで、本来よりも一層大きくすることが 必要になる。このように寸法を拡大したために、上に述べた静電容量が増加する が、これは望ましいことではない。

この整合外れを減少させる１つの方式が、１９９１年４月２３日にボッンン等に 付与された米国特許番号第５０１００２７号に記載されている。この米国特許は 、薄膜トランジスタを作成するセルファライン方式を述べたものであるが、必要 であればこの米国特許を参照されたい。

発明の目的 本発明の１つの目的は、薄膜トランジスタを製造するときのソース接点及びドレ イン接点の整合を改善することである。

本発明の他の目的は、寸法が縮小した薄膜トランジスタを提供することである。

発明の要約 簡単に言うと、本発明の好ましい実施例によれば、薄膜電界効果トランジスタを 作成する際に、ソースとドレインとの間でチャンネル領域の上方にキャップを位 置決めする。

次に、ソース接点及びドレイン接点を形成するソース・ドレイン材料の被覆が、 ソース領域及びドレイン領域の上方と、キャップの上方とに適用される。−形式 のソース・ドレイン材料は、Ｎ十形シリコンのような半導体層の上方の金属層で ある。その後、エッチャントを適用する。このエッチャントはキャップをエツチ ングによって除去し、キャップの上を被覆したソース・ドレイン材料を持ち上げ て除去し、ソース接点及びドレイン接点を所定位置に残す。

図面の簡単な説明 本発明の新規と考えられる特徴は、請求の範囲に具体的に記載しであるが、本発 明自体の構成、作用、並びにその他の目的及び利点は、以下図面について説明す るところから最もよく理解されよう。

第１図は電界効果トランジスタの概略図である。

第２図〜第５図は本発明の一形式を作成するときに用いられる一連の工程を示す 図である。

第６図及び第７図は本発明で用いられる持ち上げ手順を示す概略図である。

第８図〜第１４図は本発明の一形式の作成法を更に詳しく示す図である。

第１４Ａ図は第１４図の一部の拡大図である。

第１５図はキャップ、縁及びアイランドを詳しく示す中間構造の図である。

第１６図は本発明の他の形式に用いられる中間構造を示す図である。

第１７図は本発明の他の形式に用いられる処理工程を示す図である。

第１７Ａ図は第１７図の一部の拡大図である。

第１７Ｂ図は更に処理した後の、第１７Ａ図と同様な図である。

発明の詳細な説明 第１図は公知の形式のＴＰＴを示しており、ゲート電極Ｇと、ソースＳ及びドレ インＤの電極又は接点の各々との間の重なりＯを示している。ソース及びドレイ ンの金属電極は、典型的にはシリコンから成るトランジスタ半導体基板１０に、 薄いＮ十形シリコン層１１を介して取り付けられている。金属のゲート電極は基 板１０から絶縁層１２によって隔てられている。基板１０には、ゲート電極Ｇの 上方に、主にドレイン電極Ｅ及びソース電極Ｓとそれぞれ重なっていない領域に チャンネル領域が存在している。

静電容量を減少させるためには、この重なりを小さく抑えておくべきである。し かしながら、重なりが正確に所望の大きさになるような小さなＴＰＴの製造は困 難であることがわかっている。これは少なくとも部分的には、ソース接点及びド レイン接点を形成するために普通用いられる写真製版方法によって、約２ミクロ ン又はそれ以上の典型的な位置決めの整合外れがあるからである。この位置決め の整合外れのため、ゲート電極がソース接点及びドレイン接点と重なっている領 域は、整合外れを見込んで、本来よりも一層大きく作成することが必要になり、 その結果、前に述べたように静電容量の望ましくない増加が起こる。

発明の簡略形式 第２図は出発構造を示しており、この構造は、公知の技術を用いて作成すること ができる。基板−支持体２０は硝子で構成され得るが、４００ナノメータ（ｎｍ ）範囲内の紫外線に対して十分に透明であれば、この他の材料をその代わりに用 いてもよい。ゲート電極Ｇがスパッタリング等によって、基板−支持体２０の上 に沈積され、ゲート電極Ｇ及び基板−支持体２０に順に重ねて・、絶縁層２１、 シリコン層２２、第２の絶縁層２３及びキャップ材料２４が設けられる。キャッ プ材料は、例えば、化学光に対して透明又は半透明であるくらいに十分薄いモリ ブデン又は酸化インジウム錫で構成することができる。層２１．２２．２３及び ２４は、プラズマ強化化学反応気相成長のようないくっかの普通の方法のうちの 任意の方法によって沈積することができるが、キャップ層は、例えばスパッタリ ングによって適用することができる。

第３図に示すように、キャップ材料２４からアイランド３４を作成する。アイラ ンドは、それを形成するのに前に引用した米国特許番号第５０１００２７号に記 載されているようなセルファライン方式を用いることにより、ソース領域とドレ イン領域との間でゲートに中心合わせされる。

その後、縁３３を有しているキャップ３２をアイランドに形成する。この縁は、 次の工程で沈積される材料が、縁の外側部分の下方の領域３１に蓄積することを 防止する。

次の工程として、第４図に示すように導電性のソース接点４１及びドレイン接点 ４２がそれぞれ形成される。これらの接点は、単独の層として示されているが、 実際には第５図に示すように２つの層５１及び５２で構成することができる。こ の場合には、これら２つの層は、ソース・ドレイン（ＳＤ）金属と、Ｎ十形シリ コンとでそれぞれ構成され得る。この工程の間、ソース層４１及びドレイン層４ ２をそれぞれ形成している材料が、第４図及び第５図に示すように、キャップ３ ２の上の望ましくない材料４３として蓄積される。しかしながら、縁３２が、領 域３１にソース及びドレイン材料が蓄積されることを減少させ又はなくする。

次に第４図に示す構造全体をエツチングにかけると、このエツチングによってキ ャップ３２の領域３１にある露出部分が侵食される。しかしながら、このエツチ ングは、ソース接点４１及びドレイン接点４２又はアイランド３２のような他の 構造を損傷しない。第６図の順序によって示すように、キャップはエツチングに よって除去され、第７図に矢印及び想像線で示すように最終的に持ち上がって除 去さ、れて、ゲート電極とソース接点及びドレイン接点の各々との間の重なりＯ が残る。写真製版で行われるようなマスク又はパターン決め動作は、キャップの 上に蓄積された望ましくない材料４３を除去するために必要ではない。

発明の更に詳しい説明 出発構造が第８図に示されており、前に説明したように従来の方法によって構成 されている。第９図では、半透明又は透明のいずれかであってもよい材料の層６ １が沈積され、その後に続いて、フォトレジストの層６２が設けられる。持ち上 げ（リフト・オフ）層６１をモリブデン又は酸化インジウム錫（ＩＴＯ）のよう な薄い金属で構成することができ、この層は、近紫外線、即ち、４００ナノメー タ範囲で透過性である。

層６２の７中トレジストは第１０図に示すように近紫外線６５に露出され、ゲー トＧが、破線で区切った領域内にあるフォトレジスト層６２に陰を投げる。その 後、層６２のフォトレジストを現像して、フォトレジスト層６２の露出部分を除 去するが、ゲートＧの陰になったフォトレジスト層６２の部分を除去しない。こ の結果、第１１図の構造が得られる。陰の部分はこの段階で、フォトレジスト・ パターンになっている。

第１１図の構造にエッチャントを適用すると、エッチャントによって、このとき パターン決めされたフォトレジスト６２によって覆われている場所以外の持ち上 げ層６１がエツチングにより除去され、この結果、第１２図に示す構造になる。

次に、窒化シリコン層２３をエツチングによって除去し、第１３図に示す構造を 作成する。層２３のエツチングは、弗化水素酸又は緩衝弗化水素酸の湿式エッチ によって行うことができる。この代わりに、乾式エッチ、例えば、ＣＨＦ　ガス 及びＣＯ２ガスを用いた反応性イオン・エラチングを用いて、窒化シリコンを選 択的に侵食するが、非晶質シリコンを大部分無傷に残すことができる。（破線で 示すフォトレジスト６２は、この工程の前又は後に除去することができる。）こ の結果得られる構造が第１４図に示されており、第１４Ａ図は、持ち上げ層（又 はキャップ）６１が窒化シリコンのアイランド２３から張り出す大きさＤを詳し く示している。

ＳＤ金金属沈積 ここで、Ｎ十形非晶質シリコン（Ｎ十形微結晶シリコン）層６４を沈積すると、 第１５図に示す構造になる。シリコン層６４は、約１０ナノメータ（ｎｍ）〜１ １００ｎの厚さてあり、窒化シリコンのアイランド２３と境を接している接点領 域を形成している。次に、典型的にはスパッタリング又は蒸着によって、厚さ約 １０ｎｍ〜２００ｎｍのＳＤ金属層６５を適用する。

持ち上げ層又はキャップ６１の縁が張り出しとして作用するので、領域２７は層 ６４及び６５によって目立って覆われない。その代わりに、２つの層はキャップ ６１の上に及び非晶質シリコン層２２の上に沈積されるが、２つの層の不連続部 によって途切れている。

縁が、これらの最後の２つの層の領域２７におけるすべての沈積を完全に抑制す ることは必要ではない。２つの層が領域２７でごく薄く沈積されても、キャップ を持ち上げて除去するエツチング工程は依然として旨く行く。

層６４及び６５の不連続部によって、キャップ６１の上にあるこれら２つの層の 部分が、非晶質シリコン層２２の上に配置されているＳＤ金金属ら電気的に切り 離されていることが好ましい。この不連続部によって、持ち上げ層６１をエッチ ャントにより侵食することができる。

次に、持ち上げ層６１をエツチングによって除去し、そ、　れを被覆している２ 層被膜（層６４及び６５）を第６図及び第７図に示すように、持ち上げて除去す る。その結果得られる構造が第１６図に示されているが、この構造は、最終的な ＴＰＴの前身となるものであり、これを公知の形で処理してＴＰＴを作成するこ とができる。前に引用した米国特許番号第５０１００２７号には、このような他 の処理の一形式が詳しく記載されている。

実施例 酸化インジウム錫を持ち上げ層６１として用いることができ、ソース・ドレイン （Ｓ　Ｄ）金属６５としてモリブデンを用いることができる。持ち上げ層として の酸化インジウム錫の代わりに考えられるものは、タングステン、タンタル、ア ルミニウム及び酸化亜鉛である。適切な層を選択的にエツチングするエッチャン トは公知である。この代わりに、持ち上げ層としてモリブデンを用いることがで き、ＳＤ金金属してクロムを用いることができる。又はクロムを持ち上げ層とし て用い、モリブデンをＳＤ金金属して用いることができる。

モリブデンを持ち上げ層６１に用い、そしてクロムをＳＤ金属６５に用いる場合 が第１７図に示されている。この組み合わせの１つの利点は、クロムをその下方 にあるＮ＋十形リコン層６４と反応させて、第１７図の丸で囲った区域の拡大図 である第１７Ａ図に図式的に示す珪化物層３３を形成することができることであ る。未反応のクロムをエツチングによって除去し、このクロムをエツチングによ って除去した後のこの領域の図である第１７Ｂ図に示すように、珪化物層３３を 残すことができる。（公知のエッチャントにより、クロム層６５を選択的にエツ チングし、珪化物が残される。）更に、この組み合わせを用いた結果として、モ リブデンの持ち上げ層６１のエツチングによる除去が一層簡単になる。これは、 その上にあるクロムの量がクロムのエツチングによって減少しているからである 。

更に代替案として、ＳＤ金属６５及びＮ十形９９２７層６４をＮ十形微結晶シリ コンの単独層に置き換えて、ソース接点及びドレイン接点を形成することができ る。微結晶シリコンを残しながら、持ち上げ層を選択的なエツチングによって除 去することは公知の手順である。Ｎ十形微結晶シリコンは、非晶質シリコンより も導電度がずっと高いという利点があり、このため、別個のソース・ドレイン金 属を必要としない。

その他の考察 モリブデンを持ち上げ層の候補材料として挙げたが、その代わりにその他の金属 を用いてもよい。用いられる金属はエツチングの作用を受けるものでなければな らないが、それと同時に、エッチャントは第１５図に示すＳＤ金属６５を破壌す るものであってはならない。

前に述べたように、代わりの組み合わせは、持ち上げ層に対するクロム及びＳＤ 金金属対するモリブデンである。

塩化水素酸をエッチャントとして用いることができ、これはモリブデンを目立っ て侵食しない。用いることができるこの他のＳＤ金金属、タングステン、タンタ ル、金、ニッケル・クロム合金及びアルミニウムである。

一般的に、持ち上げ層をエツチングするが、ＳＤ金金属破壊せず、不活性化誘電 体（即ち、第１５図の窒化シリコンのアイランド２３）も、非晶質シリコン（第 １５図に示す）も破壊しないエッチャントが利用できなければならない。

この方法の２つの重要な特徴は、次の通りである。第１に、ソース接点及びドレ イン接点を形成している材料は、キャップを包み込まず、縁の下側を露出したま まに残している。（キャップの縁がなかったとすると、又は非常に小さいと、包 み込みが起こる。）第２に、キャップの上に層となって蓄積される材料は、適当 なエッチャントを適用することによって、窒化シリコンのアイランドから剥離す る。

第１７図、第１７Ａ図及び第１７Ｂ図に図式的な順序で示すように、エッチャン トがキャップを侵食する。

前に述べたように、第９図の持ち上げ層６１として作用する半透明な材料は、例 えば４００ナノメータ（ｎｍ）で透過性であるべきである。持ち上げ層が（例え ば、モリブデンのような）金属である場合、それは許容し得る長さの時間内に、 第９図に示すフォトレジスト６２を露出するほど十分に光を透過するくらいに薄 くなければならない。持ち上げ層の厚さの制限は、例としてモリブデンを用いて 、次のように決定することができる。

モリブデンのスパッタリングによって設けられた被膜の測定から、波長４００ナ ノメータの光に対して、吸収係数は約１．６ｘ１０６ｃｍ−１であることがわか る。これらの測定値から、２５ｎｍのモリブデン被膜は、減衰係数が約３３０で あると推定される。即ち、光が被膜を通過すると、出口点における光の強度は、 入口点における光の強度の約１／３３０である。

従来用いられたセルファライン手順との比較をしておくことが適切である。従来 の手順では、フォトレジストは、（金属ではなく）非晶質シリコン層を通過する 光によって露出されている。厚さ約２５ｎｍの層では、減衰は約１０倍であり、 即ち、出て行く光の強度は入って来る光の強度の約１／１０である。

このため、このようなモリブデンの持ち上げ層を用いることにより、必要とする 露出時間は（非晶質シリコンに対する）約３０秒から、約１時間に長くなる。こ れは非晶質シリコンの場合よりも長くなるが、理由のないことではない。持ち上 げ層が酸化インジウム錫で構成されている場合には、露出時間は非晶質シリコン の場合と大体同じのままである。

第８図に示す出発構造の各層は、下記の厚さを有していることが好ましい。

最も下方の窒化シリコン層２１の厚さは、約５０ｎｍ〜５００ｎｍである。

非晶質シリコン層２２の厚さは、約２０ｎｍ〜１１００ｎである。

上側の窒化シリコン層２３の厚さは、約１１００ｎ〜１１０００ｎである。

当業者であれば、ＴＰＴのチャンネルは非晶質シリコンである必要はなく、その 他の半導体材料を用いることができることが理解されよう。

本発明のある好ましい特徴のみを図面に示して説明したが、当業者には種々の改 変及び変更が考えられよう◇従って、請求の範囲は、本発明の要旨の範囲内に含 まれるこのようなすべての改変及び変更を包括するものであることを承知された い。

ＦＩＧ、　７ ＦＩＧ、　２ ＦＩＧ、　４ ＦＩＧ、　７ ＦＩＧ、　１０

Claims (1)

1. 【特許請求の範囲】 １．ソース接点と、ドレイン接点とを含んでいる電界効果トランジスタを製造す る方法であって、（ａ）半導体層の上にあるソース領域とドレイン領域との間で 前記半導体層の上にアイランドを形成する工程と、（ｂ）前記アイランドの上に キャップを形成する工程と、 （ｃ）前記ソース領域及びドレイン領域、並びに前記キャップに導電被覆を適用 する工程と、（ｄ）前記ソース接点及びドレイン接点を形成するために前記ソー ス領域とドレイン領域との間で前記導電被覆の電気的な切り離しが確実にできる ように、前記キャップを除去する工程とを備えた電界効果トランジスタを製造す る方法。 ２．前記導電被覆は、Ｎ＋形シリコン層と、該Ｎ＋形シリコン層の上にある金属 層とを含んでいる請求項１に記載の方法。 ３．前記キャップを除去する工程は、前記キャップをエッチングにより除去する 工程を含んでいる請求項２に記載の方法。 ４．（ａ）半導体層と、 （ｂ）該半導体層の一方の側に位置しているゲート電極と、 （ｃ）前記半導体層に接近して前記ゲート電極の両側に位置しており、導電材料 で形成されているソース接点及びドレイン接点と、 （ｄ）（ｉ）前記導電材料の蓄積物を担持していると共に、（ｉｉ）前記半導体 層の反対側で前記ソース接点とドレイン接点との間に配置されている導電層とを 備えた電界効果トランジスタの製造に用いられる中間構造。 ５．前記ソース接点及びドレイン接点は、前記半導体層の前記一方の側に隣接し て位置しており、前記導電層は、前記半導体層から、前記ソース接点及びドレイ ン接点とは異なる距離の所に位置しており、前記導電層は、該導電層をエッチン グにより除去して、前記蓄積物を除去することができるように形成されている請 求項４に記載の装置。 ６．前記ゲート電極は、前記半導体層から絶縁されており、 前記半導体層の上にあるアイランドと、該アイランドの上にあるキャップであっ て、該アイランドの周縁を越えて延在している張り出しを有しているキャップと を更に含んでいる請求項４に記載の装置。 ７．（ａ）その中にチャンネル領域を有している半導体層と、 （ｂ）ソース接点及びドレイン接点を形成する導電材料が前記半導体層及び当該 アイランドの上に沈積されたときに、電気的に不連続なソース接点及びドレイン 接点が形成されるように、前記チャンネル領域の上方で前記半導体層の上方に配 置されているアイランドとを備えた電界効果トランジスタの製造に用いられる中 間構造。 ８．（ａ）金属層にフォトレジストを適用する工程と、（ｂ）前記金属層を通過 する光により前記フォトレジストを露出する工程とを備えたトランジスタを製造 する方法。 ９．（ａ）所定の波長の光に対して透明な基板の上にゲート電極を設ける工程と 、 （ｂ）前記ゲート電極及び前記基板の上方に誘電体層を適用する工程と、 （ｃ）前記誘電体層の上方に半導体層を適用する工程と、 （ｄ）前記半導体層の上方に、前記所定の波長の光に対して透明であるほど十分 に薄い金属層を適用する工程と、（ｅ）前記金属層の上方にフォトレジストを適 用する工程と、 （ｆ）前記ゲート電極の周りのみを通って前記基板を透透し、前記金層層を通過 した前記所定の波長の光に対して前記フォトレジストの一部を露出する工程と、 （ｇ）前記金属層の上に未露出のフォトレジストを残すように、露出したフォト レジストを除去する工程と、（ｈ）前記未露出のフォトレジストにより保護され ていない所で前記金属層を除去する工程と、（ｉ）前記半導体層の部分を露出す ると共に前記ゲート電極の上方に誘電体のアイランドを形成するように、残って いる前記金属層により保護されていない所で前記誘電体層を除去する工程と、 （ｊ）前記アイランドに当接するソース電極及びドレイン電極を形成するように 、前記誘電体のアイランドの上方に及び前記半導体層の露出部分の上に電極層を 適用する工程と、 （ｋ）前記アイランドの上にある前記金属層を前記アイランドの上にある前記電 極層の部分と共に除去する工程とを備えた電界効果トランジスタを製造する方法 。 １０．前記誘電体のアイランド及び前記半導体層の露出部分の上方に電極層を適 用する工程は、エッチャントが、前記誘電体のアイランドの上にある前記電極層 の下方にある前記金属層に自由に出入りできるようにしながら、前記アイランド のキャップとなるように実行される請求項９に記載の方法。 １１．前記未露出のフォトレジストにより保護されていない所で前記金属層を除 去する工程は、前記金属層をエッチングする工程を含んでおり、 前記残っている金属層により保護されていない所で前記誘電体層を除去する工程 は、前記誘電体層をエッチングする工程を含んでおり、 前記誘電体のアイランドの上にある前記金属層を除去する工程は、前記誘電体の アイランドの上にある前記金属層をエッチングする工程を含んでいる請求項１０ に記載の方法。 １２．（ａ）近紫外線スペクトルの光を透過する支持体の上にゲート電極を設け る工程と、 （ｂ）前記ゲート電極の上方に絶縁体層を適用する工程と、 （ｃ）前記絶縁体層の上方に非晶質シリコン層を適用する工程と、 （ｄ）前記非晶質シリコン層の上方に誘電体層を適用する工程と、 （ｅ）前記誘電体層の上方に近紫外線スペクトルの光を透過する持ち上げ層を適 用する工程と、（ｆ）前記持ち上げ層の上方にフォトレジスト層を適用する工程 と、 （ｇ）近紫外線スペクトルの光を前記支持体及び前記持ち上げ層の材料を介して 投射することにより、前記フォトレジストを露出する工程であって、前記ゲート 電極が前記フォトレジストに陰を作成する、前記フォトレジストを露出する工程 と、 （ｈ）前記フォトレジストを現像する工程と、（ｉ）前記ゲート電極が前記フォ トレジストに陰を作成した領域以外の前記フォトレジストを除去する工程と、（ ｊ）残っている前記フォトレジストの下方にキャップを残すように、前記残って いるフォトレジストの下方にある前記持ち上げ層以外の持ち上げ層をエッチング により除去する工程と、 （ｋ）前記キャップの下方にアイランドを残すように、前記キャップの下方にあ る前記誘電体層以外の誘電体層をエッチングにより除去する工程と、 （１）前記非晶質シリコン層及び前記キャップの上に、前記キャップの所で不連 続であるＮ＋形シリコン層を適用する工程と、 （ｍ）前記Ｎ＋形シリコンの上に、前記キャップの縁で不連続であるＳＤ金属層 を適用する工程と、（ｎ）前記キャップの上にある前記Ｎ＋形シリコン及びＳＤ 金属が持ち上げられるように、前記キャップをエッチングにより除去する工程と を備えた電界効果トランジスタを製造する方法。 １３．前記持ち上げ層は、前記キャップの底面が前記アイランドの一部から張り 出して形成されるように、エッチングされる請求項１２に記載の方法。 １４．前記絶縁体層は、約５０ナノメータから５００ナノメータまでの厚さに適 用される請求項１２に記載の方法。 １５．前記非晶質シリコン層は、約２０ナノメータから１００ナノメータまでの 厚さに適用される請求項１２に記載の方法。 １６．前記誘電体層は、約１００ナノメータから１０００ナノメータまでの厚さ に適用される請求項１２に記載の方法。 １７．前記持ち上げ層は、約２５ナノメータから３００ナノメータまでの厚さに 適用される請求項１２に記載の方法。 １８．前記持ち上げ層は、金属を含んでいる請求項１７に記載の方法。 １９．前記持ち上げ層は、モリブデンを含んでいる請求項１７に記載の方法。 ２０．前記持ち上げ層は、酸化インジウム錫を含んでいる請求項１７に記載の方 法。