JPH0750741A - イメージセンサ - Google Patents

Abstract

(57)【要約】 【目的】ノイズが低減され、高速読みとりが可能なイメ
ージセンサを提供することを目的とする。 【構成】複数個の光電変換素子と、複数個の光電変換素
子に接続された複数個のスイッチング手段とを具備した
イメージセンサにおいて、光電変換素子の信号を前記増
幅回路で増幅したあと前記スイッチング手段にて取り出
すことを特徴とする。スイッチング手段と入力用接続端
子は集積回路素子としてまとめられ前記入力用接続端子
は前記集積回路素子の第１の領域、前記入力用端子以外
の端子は前記第１の領域から分離された第２の領域に形
成されていることを特徴とする。共通出力線は電源用配
線で挟まれていることを特徴とする。共通出力線と入力
信号用配線とは前記電源用配線で分離されていることを
特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は光情報を電気信号に変換
するイメージセンサに関する。

【０００２】

【従来の技術】ファクシミリ、ＯＣＲ等の画像入力機器
に用いられるイメージセンサとしては、各種のものが知
られているが、近年原稿幅と同一程度の受光幅を有する
長尺系一次元イメージセンサの開発が盛んである。

【０００３】このような一次元イメージセンサ等の光電
変換素子が複数個アレイ状に配列された構成をとり、順
次個々の光電変換素子をスイッチング素子により順次選
択して信号を読み出すことにより、例えば１ライン分の
情報を得る。

【０００４】ここで問題となるのは光情報の信号にのる
ノイズである。スイッチング素子の駆動時のノイズが大
きく影響する。また近年、画像読みとりの高精細化が要
求されており、それにともない光電変化素子が細分化さ
れている。従って受光面積が減少し、光電流がさらに小
さくなる。さらに読みとり速度の高速化も要求され、例
えば蓄積モードで信号を読み出す際の蓄積時間が短くな
り、蓄積された光電荷はさらに減少する。

【０００５】このように、高精細化、高速化に伴い光電
流が減少するため、前述のノイズの問題は顕著となって
くる。

【０００６】このような問題に対処するため、光電変換
素子からの信号として一度は光情報を含んだ信号（Ａ）
を読み出し、さらに光情報を含まないノイズ分の信号
（Ｂ）を読み出し、差動増幅（Ａ−Ｂ）をとることによ
りノイズ分をキャンセルする方法（以下ダブルパルス
法）が研究されている（テレビジョン学会技術報告昭和
５７年１２月１７"Amorphous Si:H Contact Linear Ima
ge Sensor"Kajiwara Yujiet al.）。

【０００７】このようなダブルパルス方式では確かにノ
イズ分はキャンセルされるが、同じスピードで読みとる
とすると、スイッチング素子に２倍のスッチング速度が
要求され、高周波特性等の問題もあり、高速性に限界が
あった。またサンプルホール等の手段が必要となるため
回路構成が複雑となる欠点に加え、サンプルホールド回
路は、高速化には難点がある。

【０００８】またＣＭＯＳ構成のスイッチを用い、スイ
ッチングノイズを減少し、さらに差動増幅を行いノイズ
分をキャンセルする構成も研究されている（"Design An
d Evaluation of A4 Amorphous Si Hybrid Image Sonso
r" T.Ozawa et.al. :PROC.ofthe 1982 IMC p.132 〜p13
7）。これは単にＣＭＯＳ構成のスイッチを用いただけ
ではスイッチングノイズのキャンセルが困難であるため
であり、前記ダブルパルス方式に比べ読み出し速度の点
では勝る可能性があるが、隣接ビットとの差をとるため
ノイズ分をキャンセルしきれないという欠点があった。

【０００９】

【発明が解決しようとする課題】上述したように、従来
のイメージセンサではスイッチング回路に起因するノイ
ズを除去しきれないという問題があった。

【００１０】本発明は以上の点に考慮してなされたもの
で、ノイズが低減され、高速読みとりが可能なイメージ
センサを提供することを目的とする。

【００１１】

【課題を解決するための手段】上記目的を解決するため
に本発明の第１の発明は、複数個の光電変換素子と、前
記複数個の光電変換素子に接続され前記光電変換素子の
信号をスイッチングする複数個のスイッチング手段とを
具備し、前記スイッチング回路と前記光電変換素子の間
に増幅回路を有し、前記光電変換素子の信号を前記増幅
回路で増幅したあと前記スイッチング手段にて取り出す
ことを特徴とするイメージセンサである。

【００１２】また本発明の第２の発明は、前記第１の発
明において、前記複数個の光電変換素子と前記複数個の
スイッチング手段は入力用接続端子を介して接続され、
前記スイッチング手段と前記入力用接続端子は集積回路
素子としてまとめられ前記入力用接続端子は前記集積回
路素子の第１の領域、前記入力用端子以外の端子は前記
第１の領域から分離された第２の領域に形成されている
ことを特徴とするイメージセンサである。

【００１３】また本発明の第３の発明は、前記第１の発
明において、前記複数個の光電変換素子に一端が接続さ
れた複数個のスイッチング手段の他端を共通に接続する
共通出力線を具備し、前記共通出力線は一定電位に保た
れた配線によって挟まれていることを特徴とするイメー
ジセンサである。

【００１４】また本発明の第４の発明は、前記第１の発
明において、前記複数個の光電変換素子に一端が接続さ
れた複数個のスイッチング手段の他端を共通に接続する
共通出力線と、一定電位に保たれた電源用配線と、前記
スイッチング手段にシフトレジスタからの入力信号を送
る入力信号用配線とを具備し、前記共通出力線と前記入
力信号用配線とは前記電源用配線で分離されていること
を特徴とするイメージセンサである。

【００１５】また本発明の第５の発明は、前記第２の発
明において、更に一定電位に保たれた電源用配線を具備
し、前記第１の領域と前記第２の領域は前記電源用配線
によって分離されていることを特徴とするイメージセン
サである。

【００１６】また本発明の第６の発明は、前記第１の発
明において、前記増幅回路と前記スイッチング回路は同
一基板上に形成し集積化していることを特徴とするイメ
ージセンサである。

【００１７】光電変換素子としては、例えば、光電変換
層が下部電極と透光性電極とで挟まれたいわゆるサンド
イッチ構造のもの等を用いる。

【００１８】光電変換層としては、光量を電荷量、導電
率の変化等の電気的量に変換するものとして一般に知ら
れているアモルファスＳｉ（ａ−Ｓｉ）、アモルファス
ＳｉＣ、ポリＳｉ等無機感光材料及びメロシアニン、フ
タロシアニン、ビリリウム、スクアリウム等有機色素を
用いたものや、ポルフィリン、ルテニウムトリスピピリ
ン錯体、酸化チタンとメチルビオロゲン等を用いた有機
光導電材料等を使用することができる。光応答性の点等
からａ−Ｓｉを用いることが好ましい。

【００１９】透光性電極としては一般に知られているネ
サ膜、ＩＴＯ膜、金薄膜等の導電性を有し光が透過する
ものをしようすることができる。

【００２０】また下部電極としては、一般に用いられて
いるＡｌ、Ｃｒ、Ｔｉ、Ｖ、Ｉｎ等各種金属を蒸着法、
スパッタリング法等で設けたものが用いられる。

【００２１】本発明のイメージセンサにおいては、スイ
ッチング手段としてｐ−ｃｈ、ｎ−ｃｈの電解効果トラ
ンジスタ（以下ＦＥＴ）が同時に導通状態（以下ＯＮ）
となるスイッチング回路（以下相補型スイッチ）を用い
ることができる。

【００２２】相補型スイッチを用いると、ｐ−ｃｈＦＥ
Ｔのゲート（Ｇ）−ソース（Ｓ）間、ゲート（Ｇ）−ド
レイン（Ｄ）間に存在する正電容量によるノイズ分電荷
Ｑpとｎ−ｃｈＦＥＴのノイズ分電荷Ｑn 、ｎ−ｃｈＦ
ＥＴ、ｐ−ｃｈＦＥＴを同時にＯＮとすることにより、
互いに打ち消合ってノイズが減少することは知られてい
る（特公昭４７−１４９２５）。これは互いに逆位相の
電圧がｎ−ｃｈ、ｐ−ｃｈに引加されるため、Ｑp とＱ
n が逆符号となり、打ち消されるためである。ここでＱ
p ＝−Ｑn であることが要求されているため、ゲート容
量とゲート電圧変化との積を等しくすれば良い。逆位相
で絶対値が同じ電圧をゲート電圧として用いる場合は、
ゲート面積が等しければ良いことになる。製造上、多少
の誤差はでるが、実質的に同一であれば同様の効果を得
る。

【００２３】

【作用】前述のごとくイメージセンサの高精細化が進む
につれ、その信号電流は微小となり、この信号にのるス
イッチングノイズの影響が大きくなる。

【００２４】第１の本発明によればスイッチング回路と
光電変換素子との間に増幅回路を介在させ、光電変換素
子の信号を増幅回路で増幅したあとスイッチング手段に
て取り出すのでＳ／Ｎ比を向上することができる。

【００２５】また第２の発明によれば、入力用接続端子
と入力用端子以外の端子とが分離された別の領域に形成
することによって、光電変換素子から取り出された信号
が他の端子からの影響をうけることを防ぐことができる
ので、低ノイズ化が可能となる。

【００２６】また第３の発明によれば、共通出力線を電
源用配線で挟むことによって、光電変換素子から取り出
された信号が他の配線からの影響を受けることを防ぐこ
とができるので低ノイズ化が可能となる。

【００２７】また第４の発明によれば、共通出力線と入
力信号用配線とを電源用配線で分離することによって、
光電変換素子から取り出された信号が他の配線からの影
響を受けることを防ぐことができるので低ノイズ化が可
能となる。

【００２８】また第５の発明によれば、入力用接続端子
が形成された領域とそれ以外の端子が形成された領域を
電源用配線で分離することによって、光電変換素子から
取り出された信号が他の配線からの影響を受けることを
防ぐことができるので低ノイズ化が可能となる。

【００２９】また第６の発明によれば、光電変換素子と
スイッチング回路間に形成する増幅回路とスイッチング
回路とを同一基板上に形成し集積化することによって、
オフセット電圧のバラツキを極めて小さくできる。

【００３０】

【実施例】以下に本発明の実施例を説明する。

【００３１】図１は蓄積モードのイメージセンサの回路
図である。

【００３２】入射した光量に対応した信号電流を発生す
る複数の光電変換部Ｄn （ｎ＝１〜Ｎ）と、その信号電
流を電荷として蓄積する電気容量部Ｃn （ｎ＝１〜Ｎ）
を有する光電変換素子Ａn （ｎ＝１〜Ｎ）を複数個
（Ｎ）備えている。この光電変換素子Ａn は、一端がバ
イアス用電源（Ｅ）に共通に接続され、他端はスイッチ
ング手段Ｂn （ｎ＝１〜Ｎ）を介して共通出力線（Ｃ）
に結線されている。このスイッチング手段Ｂn はシフト
レジスタ（Ｓ）により順次選択されＯＮ状態となり、個
々の光電変換素子Ａn からの信号は共通出力線（Ｃ）を
通り、増幅器（Ｐ）、帰還抵抗（Ｒ）を介して読み出さ
れる。

【００３３】スイッチング手段Ｂn は、ＣＭＯＳ構成と
し、ＮチャネルＦＥＴ（Ｑn Ｎ；ｎ＝１〜Ｎ）とＰチャ
ネルＦＥＴ（Ｑn Ｐ；ｎ＝１〜Ｎ）とのソース電極、ド
レイン電極が各々接続された構成をとり、インバータ回
路（Ｉｎ；ｎ＝１〜Ｎ）により各々逆位相の電圧が同時
印加される。

【００３４】スイッチング手段としてＣ−ＭＯＳ ＦＥ
Ｔを用いた構造を示す。図２（ａ）は断面図、（ｂ）ｐ
ｃｈ−ＭＯＳ ＦＥＴのゲート寸法を示す平面図であ
る。

【００３５】このＣ−ＭＯＳ ＦＥＴは図２（ａ）の如
く、通常のＣＭＯＳ行程で形成される。すなわちＮ型単
結晶Ｓｉ基板（ｎ−ｓｕｂ）上にｐ−ウエル拡散層（ｐ
−ｗｅｌｌ）、及びＰ+ 拡散層（ｐ+ ）、Ｎ+ 拡散層
（Ｎ+ ）、及びＳｉＯ2 等の酸化膜（ａ）を設け、ゲー
ト電極（Ｇ）やソース・ドレインコンタクト電極（Ｓ，
Ｄ）や配線パターンを通常Ａｌで作成する。ゲート電極
はＡｌの他にポリシリコンや高ドープアモルファスシリ
コン等を用いても良い。（ｂ）に於いて、ゲート寸法は
ｌ及びｗで表され、ＯＮ抵抗の値はｌに比例し、ｗに反
比例する。ｔはＦＥＴのスレッシュホールド電圧を左右
するため、通常１０００オングストローム（以下Ａと記
す）程度に選ばれる。本実施例ではｎｃｈ−ＭＯＳ、ｐ
ｃｈ−ＭＯＳのゲートは同形状、同面積とし、ゲート電
圧としては絶対値が等しく逆位相の電圧をそれぞれ印加
する。

【００３６】ノイズを減少させるためにはｌ・ｗを減少
させれば良い。ｌとしてＣＭＯＳの通常の配線ルールで
ある５μｍを用い、ｗ＝６０μｍとすることによりＯＮ
抵抗は、ゲート、ソース、ドレイン間の電圧にもよる
が、２ＫΩ程度となる。２μｍルールを用いればｌもｗ
も小さくできる為必要なＯＮ抵抗を確保しつつ、さらに
ゲート容量を５μｍルールに比較して１／５程度に小さ
くでき、より好適なイメージセンサとなる。

【００３７】一般に蓄積モードで動作するイメージセン
サを読み出すにはＣn とスイッチング手段のＯＮ抵抗Ｒ
onとの積でほぼ読み出しの時定数τが決定し、スイッチ
ング手段がＯＮ後、３τ（ニアリーイクオール３Ｃs ・
Ｒon）の時間経過すると出力は最終値の約９５％に４τ
経過後では約９８％に達している。

【００３８】ファクシミリＯＣＲ等に於いて要求される
高速・高解像度、長尺化の例として１ｍｓ／ライン、１
６本／ｍｍ、Ａ３（約３００幅）の場合に必要な読み出
しクロック周波数５ＭＨｚ、すなわちクロック周期２０
０ｎｓであり、この場合に必要なτとしては、回路の遅
れ時間、Ｒonのばらつき、ファクシミリ、ＯＣＲに用い
る場合のＡ／Ｄ変換時間等を考慮すると４τ以降で読み
出すことが好ましく、４τ＝１００ｎｓ程度が望まし
い。一方例えばアモルファスシリコンを用いた光電変換
素子に於いては、前記Ｃs は３〜４０ｐＦ程度となり、
前記スイッチング手段を集積回路チップとして光電変換
素子と同一基板上に一体化形成するようなノイズの少な
い実装方法を適用すると、Ｃn としては１０ｐＦ程度が
適当な値である。これよりＲを算出すると、４Ｃs ・Ｒ
on＝１００ｎｓよりＲon＝２．５ＫΩであり、前記Ｃs
＝３〜４０ｐＦに対してＲon＝０．８３〜１０ＫΩとな
る。

【００３９】図３に図１中の１個の光電変換素子Ａ1 に
ついての回路図を示す。図中の記号は図１と同様のもの
を用い、説明は省略する。なおＲ、Ｃは配線抵抗、浮遊
容量である。図４は電圧変化図であり、（ａ）はＱ1Nの
ゲート電圧（ＶGN）、（ｂ）はＱ1Nのスイッチングノイ
ズ（ＶNN）、（ｃ）はＱ1pのゲート電圧（ＶGP）、
（ｄ）はＱ1pのスイッチングノイズ（ＶNp）、（ｅ）は
ノイズ（Ｖn ＋ＶNp）、（ｆ）は出力電圧（Ｖ0 ）であ
る。便宜上、図４（ａ）〜（ｆ）は時間軸（ｔ）がそろ
えてある。ＱN とＱ1pはインバータ回路τ1 を介して同
時に駆動されるため、多少のずれが生じるが、図（ｃ）
に示すごとくこのずれはｔ0 ＝５ｎｓ程度と小さいた
め、図（ｅ）に示すごとくＶN のノイズは一時的に共存
するが、図３中の配線抵抗（Ｒ）、浮遊容量（Ｃ）、ま
たはこれと同等の効果を奏する増幅器の帯域幅によるフ
ィルタ効果、ＲＣ積分回路等により、自然に図４（ｆ）
に示すような低ノイズの出力電圧Ｖ0 となる。

【００４０】次に、この図１に示す光電変換素子Ａn ス
イッチング手段Ｂn 間に増幅回路Ｐn （ｎ＝１〜Ｎ）を
各々設ける。一般に光電変換による信号は小さいため、
一旦増幅した後スイッチング手段Ｂn を通すことによ
り、一層Ｓ／Ｎ比を向上することができる。この回路図
を図５に示す。光電変換素子Ａn とスイッチング手段Ｂ
n 間に、増幅回路Ｐn を介在させ、また光電変換素子Ａ
n とこの増幅回路Ｐn間にリセット用スイッチング手段
Ｂ'n（ｎ＝１〜Ｎ）を介在させた以外は図１と同様であ
る。

【００４１】この図５に示す回路では、スイッチング手
段Ｂn の前段に増幅回路Ｐn を個々に設けたことに特徴
がある。ノイズの発生源であるスイッチング手段Ｂn の
前段で増幅することにより前述のごとくＳ／Ｎ比が向上
する。また共通出力線の最終段に図１と同様にさらに増
幅回路を設けても良い。このような増幅回路Ｐn を設け
た場合、信号読み出しの後光電変換素子Ａn を初期状態
に一旦戻す手段が必要な場合がある。これは、例えばリ
セット用スイッチング手段Ｂ'nにより信号読み出しの
後、例えば接地電位に戻すことができる。このリセット
用スイッチング手段Ｂ'nは、スイッチング手段Ｂn を選
択するシフトレジスタを用いて駆動することができ、例
えば、Ｂ'nはＢn+1 を駆動する信号を用いて駆動する。
このようにすると、Ａn を読み出した後、Ａn+1 が読み
出されるときにＡn は基準電位に戻ることになる。また
図５に示す回路では、リセット用スイッチング手段Ｂ'n
としても前記スイッチング手段Ｂn と同様の相補型スイ
ッチを用い、このＢ'nのスイッチングノイズが信号に重
なるのを防止している。

【００４２】一般に前記シフトレジスタＳ、スイッチン
グ手段等は集積回路素子（ＩＣ）としてまとめられる。
図６にそのＩＣのレイアウト図を示す。

【００４３】このＩＣは、周縁部が２つの領域に分けら
れ、第１の領域（１）例えばＩＣチップ４辺のうち３辺
には光電変換素子からの入力用の接続端子部（２ａ）の
みが形成され、その他の接続端子部（２ｂ）、例えば電
源用、シフトレジスタの入力信号及びクロック信号用等
は第２の領域（３）例えば千鳥状に配置され、このよう
に光電変換素子からの入力用の接続端子部（２ａ）をそ
の他の接続端子部から分離したことによりノイズが低減
される。さらに集積回路素子の一領域に入力用の接続端
子部（３−１）を形成したため、多層配線等の必要がな
く、基板への実装が容易となる。

【００４４】一般に光電変換素子からの入力信号は、例
えばシフトレジスタのクロック信号等の５Ｖ程度に比べ
ｍＶオーダと極めて微小であるため、このようなクロッ
ク信号等の影響を受けやすい。しかしながらこのように
入力信号用の接続端子部を他の接続端子部から分離した
ことにより、前述の影響を減ずることができるため低ノ
イズ化が可能となる。

【００４５】また、前記第１の領域の内側に順にスイッ
チング手段（４）、電源用配線（５ａ）、共通出力線
（６）、電源用配線（５ｂ）、シフトレジスタ（７）が
形成されている。各々の結線状態は省略する。このよう
に共通出力線（６）を電源用配線（５ａ）、（５ｂ）で
挟んだ構造をとることにより、スイッチング手段
（４）、シフトレジスタ（７）を駆動するパルス等との
容量結合が阻止されるため、これに起因するノイズが低
減される。また電源用配線（５ａ）、（５ｂ）は前記第
１の領域（１）に及ぼす第２の領域（３）の影響を阻止
するため、第１の領域（１）と第２の領域（３）の境界
部にまで引き延ばすことが好ましい（図中(5a')、(5b')
）。

【００４６】またこのＩＣ上に増幅回路を形成しても良
いことはもちろんであり、特に図５に示したような増幅
回路Ｐn を同一基板上に形成し集積化することにより、
オフセット電圧のバラツキを極めて小さくできる。また
図１に示す最終段の増幅器（Ｐ）をも同一基板上に形成
しても良いことはいうまでもないが、別個の増幅回路を
接続しても良い。

【００４７】次に図６に示すたＩＣが実装される基板上
の配線パターンである。

【００４８】ＩＣ及び光電変換素子が形成されるセラミ
ック、ガラス等の絶縁性の基板上には例えばフォトリソ
グラフィー技術により配線パターンが形成される。

【００４９】この基板上の配線パターンの作成プロセス
について図７を用いて説明する。図７（ａ）〜（ｇ）は
基板（１０１）上の配線パターン形成を工程順に示す断
面図である。

【００５０】光電変換素子特性に悪影響を及ぼさないよ
うにＣｏｒｎｉｎｇ社製７０５９等の無アルカリガラス
基板（１００）上（図７（ａ））にガラスとの接着層及
び光電変換素子の下部電極としてＣｒ（１０１）を１０
０〜３００ｎｍ全面蒸着する（図７（ｂ））。

【００５１】次にマスク蒸着用治具（１０２）を用いて
下部電極（１０３）に用いる部分以外にＣｒ（１０４）
（１０〜５０ｎｍ）Ａｕ（１０５）（０．８〜１．５μ
ｍ）を蒸着する（図７（ｃ））。これは電子ビーム蒸着
法によって真空を破ることなく連続して着膜できる。マ
スク蒸着用治具（１０２）の下面は下部電極（１０３）
に損傷を与えないように凹部（１０２' ）を設ける。

【００５２】次にフォトレジスト（１０６）をスピンコ
ート法またはロールコート法等によって設け（図７
（ｄ））、フォトマスク（図示せず）を介して露光する
ことによって所望のレジストパターンを得る（図７
（ｅ））。

【００５３】次にＡｕ（１０５）をヨウ素ヨウ化カリ等
通常のエッチング液によりエッチングし、次いでＣｒ
（１０４）、（１０１）を硝酸第２セリウム・アンモニ
ウムと過塩素酸の水希釈液等のエッチング液でエッチン
グして（図７（ｇ））、その後レジスト（１０６）を剥
離し所望の配線パターンを得る（図７（ｇ））。

【００５４】またＡｕ（１０５）の代わりにＣｕを１〜
３μｍ、Ａｕを０．１〜０．３μｍとする事により、導
電性が高く、ボンディング信頼性の高いイメージセンサ
を極めて低い材料費で作製することができる。これはＣ
ｕがＡｕよりも導電率が高いためである。Ａｕがあまり
薄いとボンディング強度に問題があり、Ｃｕはあまり薄
いと導電率をあげる効果が乏しい。よって上記の範囲が
好ましい。この場合、Ｃｕはヨウ素ヨウ化カリ水溶液に
よってＡｕと同時にエッチングできる為、行程上に問題
は生じない。ただし、前記Ｃｒエッチング液（硝酸第二
セリウム・アンモニウムと過塩素酸水希釈液）ではＣｒ
に比較してＣｕのエッチング速度が大きい為、サイドエ
ッチングが生じるがこれはフェリシアン化カリウムとＮ
ａＯＨまたはＫＯＨの水溶液を用いることによってＣｒ
のみエッチングでる為、問題とはならない。

【００５５】このようにして配線パターンの形成された
基板上に光電変換層及び透光性電極を形成して光電変換
素子を形成する。例えば前記図７に示す下部電極（１０
３）上にＣＶＤ法によりａ−Ｓｉ層を形成し、光電変換
層とし、さらにＩＴＯ膜をスパッタリングすることによ
り透光性電極とし、いわゆるサンドイッチ構造の光電変
換素子を形成する。この時、下部電を複数個に分割して
おくことにより、アレイ状の光電変換素子郡が形成され
る。

【００５６】次に図６で示したＩＣ（１０）の基板上へ
の実装である。図８に基板の部分平面図を示す。基板
（１１）上に形成された正の電源配線パターン（１２−
１）上にＩＣ（１０）を例えば熱硬化性導電性エポキシ
樹脂を用いて固定する。正の電源配線パターン（１２−
１）上に固定したのはＮ型基板Ｃ−ＭＯＳのＩＣを用い
たためであり、ＩＣの導電型式により便宜変更できる。
このＩＣ（１０）が固定される個所は基板電位を安定に
保つため、ほぼＩＣ（１０）と同一寸法とされている。

【００５７】ＩＣ（１０）の光電変換素子からの入力用
の接続端子（２ａ）に対抗するように、基板（１１）上
には、各光電変換素子の電極から引き出された引出用配
線パターン（１２−２）のボンディングパッド（１２−
２' ）が形成されそれぞれボンディングワイヤ（１３）
により結線されていえる。ボンディングワイヤ（１３）
としては例えば３０μｍφのＡｕ線等が一般に用いられ
ボンディングパッドに寸法は１００μｍ〜１３０μｍ角
程度である。ボンディングパッド（１２−２'）は千鳥
状に配置してあるため、例えば光電変換素子が１６本／
ｍｍの場合でも、８本／ｍｍの密度で形成できる。

【００５８】また前述のＩＣの場合と同様に基板（１
１）上でも共通出力線（１２−３）は電源用配線パター
ンでシフトレジスタの入力信号パターン（１２−４）、
クロック信号パターン（１２−５）から分離されてい
る。すなわち共通出力線（１２−３）はグランド配線
（１２−６）及び（１２−７）に挟まれて位置してい
る。特にクロック信号パターン（１２−５）との間に
は、さらに負の電源用配線パターン（１２−８）が介在
するため、ノイズの低減により効果的である。またグラ
ンド配線（１２−６）、（１２−７）で共通出力線（１
２−３）を挟んだことにより、例えば基板（１１）の表
面のよごれ、湿気等による直流リーク電流が重畳するの
を新たに保護膜等を形成することなく防止することがで
きる。

【００５９】さらにＩＣ（１０）の基板電位安定化のた
め、正の電源用配線パターン（１２−１）とグランド用
配線（１２−６）間に導電性樹脂等により、０．１μＦ
程度のチップコンデンサ（１３−１）をＩＣ（１０）に
なるべく近い位置に固着し、電源に重畳するスパイクノ
イズを吸収する。負の電源用配線パターン（１２−８）
も同様にグランド用配線（１２−８）も同様にグランド
用配線（１２−６）間にチップコンデンサ（１３−２）
を接続する。

【００６０】このようなスパイクノイズ吸収用のチップ
コンデンサ（１３−１）、（１３−２）の効果は、電源
用配線パターン、グランド配線を太くし、配線インピー
ダンスを低くすることによりさらに効果的になる。

【００６１】また、引出用配線パターン（１２−２）
も、電源用配線パターン（１２−１）によりシフトレジ
スタの信号、クロック信号等から分離されているため、
ノイズが低減される。さらに、前述のごとくＩＣ（１
０）の一領域に光電変換素子からの入力用接続端子部を
形成したため、結線距離が最小ですむため、ノイズ低減
には非常に有効である。

【００６２】実際のイメージセンサにおいては、１チッ
プのＩＣに複数個の光電変換素子を分担させ、このＩＣ
を複数個用い１ライン分の長尺型のイメージセンサを構
成する。この様子を図９に示す。例えば図５に示した構
成のＩＣn （ｎ＝１〜Ｍ）が、前段のＩＣn-1 のシフト
レジスタＳn-1 の信号がＩＣn のシフトレジスタＳnに
入力され、かつ光電変換素子Ａn からの入力は共通出力
線Ｃに接続されるように結線されている。ＩＣn は複数
個の光電変換素子Ａn 、スイッチング手段Ｂn及びシフ
トレジスタを備え、必要に応じ増幅回路Ｐn を有する。

【００６３】このように複数個のＩＣを基板上に実装す
る場合、図８に示した１つのＩＣチップ分の配線パター
ンを繰り返し製造することにより容易に長尺化が可能で
ある。この場合のフォトマスクは例えばＣＡＤ技術等を
用いることにより、容易に製造できる。

【００６４】また、アレイ状に並べられた光電変換素子
から両側に交互に電極を振り分け、この光電変換素子列
の左右にＩＣを搭載することが可能である。この様子を
平面図として図１０に示す。

【００６５】基板（２０）上に形成された光電変換素子
郡（２１）からは左右に交互に引出線（２２）が形成さ
れている。従って、例えば１６本／ｍｍで光電変換素子
郡（２１）を形成した場合でも、ＩＣ（２３）との接続
用のボンディングパッドは８本／ｍｍとなり、接続が容
易となる。

【００６６】また、図１０中左半分に位置するＩＣ（２
３）と右半分に位置するＩＣ（２３）に入力されるシフ
トレジスタのクロック信号を１８０゜ずらせば、１列の
光情報を順次読み出すことができる。

【００６７】本発明によるイメージセンサにおいては、
ＩＣ上のレイアウト、基板上の配線パターンを工夫する
ことにより配線によるノイズが低減され効果的である。

【００６８】また本実施例では１枚の基板上に光電変換
素子、ＩＣを実装したが光電変換素子部をＩＣ搭載部と
別々の基板上に形成、その後一枚の基板上に固定するこ
とにより一体化しても良い。分離製造することにより、
光電変換素子がよけいな行程を経ることなく製造される
ため、特性の劣化を防止することができる。

【００６９】

【発明の効果】以上説明したように、この発明によれば
ノイズ量が低減され、かつ高速読みとり可能なイメージ
センサを得ることができる。特に信号の小さい蓄積形で
動作するイメージセンサとして好適である。

【図面の簡単な説明】

【図１】 イメージセンサの回路図

【図２】 本発明のイメージセンサのＩＣの断面図及び
平面図

【図３】 イメージセンサの回路図

【図４】 イメージセンサの電圧変化図

【図５】 本発明のイメージセンサの回路図

【図６】 本発明のイメージセンサのＩＣの平面図

【図７】 本発明のイメージセンサを製造工程順に示す
断面図

【図８】 本発明のイメージセンサの部分平面図

【図９】 本発明のイメージセンサの回路図

【図１０】 本発明のイメージセンサの部分平面図

【符号の説明】

Ａ1 ・・・ＡN 光電変換素子 Ｂ1 ・・・ＢN スイッチング手段 Ｑ1N・・・ＱNN ｎ−ｃｈ ＦＥＴ Ｑ1p・・・ＱNp ｐ−ｃｈ ＦＥＴ Ｉ1 ・・・ＩN インバータ回路 Ｓ シフトレジスタ Ｐ，Ｐ1 ・・・ＰN 増幅回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 公平 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝総合研究所内 (72)発明者 須田 良幸 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝総合研究所内 (72)発明者 高山 暁 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝総合研究所内

Claims (6)

【特許請求の範囲】
1. 【請求項１】複数個の光電変換素子と、 前記複数個の光電変換素子に接続され前記光電変換素子
   の信号をスイッチングする複数個のスイッチング手段と
   を具備し、 前記スイッチング回路と前記光電変換素子の間に増幅回
   路を有し、前記光電変換素子の信号を前記増幅回路で増
   幅したあと前記スイッチング手段にて取り出すことを特
   徴とするイメージセンサ。
2. 【請求項２】請求項１記載のイメージセンサにおいて、
   前記複数個の光電変換素子と前記複数個のスイッチング
   手段は入力用接続端子を介して接続され、 前記スイッチング手段と前記入力用接続端子は集積回路
   素子としてまとめられ前記入力用接続端子は前記集積回
   路素子の第１の領域、前記入力用端子以外の端子は前記
   第１の領域から分離された第２の領域に形成されている
   ことを特徴とするイメージセンサ。
3. 【請求項３】請求項１記載のイメージセンサにおいて、
   前記複数個の光電変換素子に一端が接続された複数個の
   スイッチング手段の他端を共通に接続する共通出力線を
   具備し、 前記共通出力線は一定電位に保たれた配線によって挟ま
   れていることを特徴とするイメージセンサ。
4. 【請求項４】請求項１記載のイメージセンサにおいて、
   前記複数個の光電変換素子に一端が接続された複数個の
   スイッチング手段の他端を共通に接続する共通出力線
   と、 一定電位に保たれた電源用配線と、 前記スイッチング手段にシフトレジスタからの入力信号
   を送る入力信号用配線とを具備し、 前記共通出力線と前記入力信号用配線とは前記電源用配
   線で分離されていることを特徴とするイメージセンサ。
5. 【請求項５】請求項２記載のイメージセンサにおいて、
   更に一定電位に保たれた電源用配線を具備し、 前記第１の領域と前記第２の領域は前記電源用配線によ
   って分離されていることを特徴とするイメージセンサ。
6. 【請求項６】請求項１記載のイメージセンサにおいて、
   前記増幅回路と前記スイッチング回路は同一基板上に形
   成し集積化していることを特徴とするイメージセンサ。