JPH0752428B2 - プロセッサ制御方式 - Google Patents
プロセッサ制御方式Info
- Publication number
- JPH0752428B2 JPH0752428B2 JP62213769A JP21376987A JPH0752428B2 JP H0752428 B2 JPH0752428 B2 JP H0752428B2 JP 62213769 A JP62213769 A JP 62213769A JP 21376987 A JP21376987 A JP 21376987A JP H0752428 B2 JPH0752428 B2 JP H0752428B2
- Authority
- JP
- Japan
- Prior art keywords
- central processing
- processing unit
- channel
- microprocessor
- activation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】 〔概要〕 複数の中央処理装置から共通に起動されるチャネルをそ
なえ，当該チャネルに対して上記各中央処理装置が夫々
起動情報を供給し，上記チャネルでは当該夫々の起動情
報に対応して当該チャネル内のマイクロプロセッサに対
して夫々の起動情報にもとづく処理を行わせるようにし
たデータ処理システムにおけるプロセッサ制御方式に関
し， チャネル内のマイクロプロセッサが起動情報を受取って
処理するに当って，マイクロプロセッサがいずれの中央
処理装置からの起動なのかを意識する必要をなくし，プ
ログラム・ステップの実質的な変更を必要としないよう
にすることを目的とし， チャネル内に，各中央処理装置毎の起動情報をキューイ
ングしておく中央処理装置対応起動情報保持部をもうけ
た構成とする。
なえ，当該チャネルに対して上記各中央処理装置が夫々
起動情報を供給し，上記チャネルでは当該夫々の起動情
報に対応して当該チャネル内のマイクロプロセッサに対
して夫々の起動情報にもとづく処理を行わせるようにし
たデータ処理システムにおけるプロセッサ制御方式に関
し， チャネル内のマイクロプロセッサが起動情報を受取って
処理するに当って，マイクロプロセッサがいずれの中央
処理装置からの起動なのかを意識する必要をなくし，プ
ログラム・ステップの実質的な変更を必要としないよう
にすることを目的とし， チャネル内に，各中央処理装置毎の起動情報をキューイ
ングしておく中央処理装置対応起動情報保持部をもうけ
た構成とする。
本発明は，プロセッサ制御方式，特に複数の中央処理装
置から共通に起動されるチャネルをそなえ，当該チャネ
ルに対して上記各中央処理装置が夫々起動情報を供給
し，上記チャネルでは当該夫々の起動情報に対応して当
該チャネル内のマイクロプロセッサに対して夫々の起動
情報にもとづく処理を行わせるようにしたデータ処理シ
ステムにおけるプロセッサ制御方式に関する。
置から共通に起動されるチャネルをそなえ，当該チャネ
ルに対して上記各中央処理装置が夫々起動情報を供給
し，上記チャネルでは当該夫々の起動情報に対応して当
該チャネル内のマイクロプロセッサに対して夫々の起動
情報にもとづく処理を行わせるようにしたデータ処理シ
ステムにおけるプロセッサ制御方式に関する。
複数の中央処理装置から共通に起動されるチャネルにお
いて，チャネル内のマイクロプロセッサが各起動に対応
して処理を行うようにすることが行われる。このような
場合，マイクロプロセッサがいずれの中央処理装置から
の起動かを意識するようにすると，中央処理装置の台数
が増加するにつれて，マイクロステップ数が大となり，
処理能力が低下するために，この対策が必要となる。
いて，チャネル内のマイクロプロセッサが各起動に対応
して処理を行うようにすることが行われる。このような
場合，マイクロプロセッサがいずれの中央処理装置から
の起動かを意識するようにすると，中央処理装置の台数
が増加するにつれて，マイクロステップ数が大となり，
処理能力が低下するために，この対策が必要となる。
本発明はこれらに限られるものではないが,1種のチャネ
ルとして，従来からFSBAと呼ばれるバス制御アダプタが
存在しており，当該バス制御アダプタにおいては，中央
処理装置からの起動に対応して，中央処理装置からデー
タ転送バイト数などの起動情報を，いわば直接受取っ
て，当該バス制御アダプタ内のマイクロプロセッサに対
して当該起動情報に対応する処理を行わせるようにされ
ている。
ルとして，従来からFSBAと呼ばれるバス制御アダプタが
存在しており，当該バス制御アダプタにおいては，中央
処理装置からの起動に対応して，中央処理装置からデー
タ転送バイト数などの起動情報を，いわば直接受取っ
て，当該バス制御アダプタ内のマイクロプロセッサに対
して当該起動情報に対応する処理を行わせるようにされ
ている。
上記の如きチャネルを有するデータ処理システムにおい
て，複数の中央処理装置が夫々共通のチャネルに対して
起動を行うようにしようとすると，一般には，上記チャ
ネル内のマイクロプロセッサはいずれの中央処理装置か
らの起動かを意識して必要とする起動情報にもとづいて
処理を行うことが必要となる。このために，上記各中央
処理装置からの起動がキューイングされている状態の中
から選択された１つの起動を把握して，必要とする起動
情報を受取るためにマイクロステップが非所望に増加
し，処理能力が低下する。
て，複数の中央処理装置が夫々共通のチャネルに対して
起動を行うようにしようとすると，一般には，上記チャ
ネル内のマイクロプロセッサはいずれの中央処理装置か
らの起動かを意識して必要とする起動情報にもとづいて
処理を行うことが必要となる。このために，上記各中央
処理装置からの起動がキューイングされている状態の中
から選択された１つの起動を把握して，必要とする起動
情報を受取るためにマイクロステップが非所望に増加
し，処理能力が低下する。
本発明は，チャネル内のマイクロプロセッサが起動情報
を受取って処理するに当って，当該起動情報にもとづく
処理を行うマイクロプロセッサ自体では，当該マイクロ
プロセッサがいずれの中央処理装置からの起動なのかを
意識する必要をなくし，プログラム・ステップの実質的
な変更を必要としないようにすることを目的としてい
る。
を受取って処理するに当って，当該起動情報にもとづく
処理を行うマイクロプロセッサ自体では，当該マイクロ
プロセッサがいずれの中央処理装置からの起動なのかを
意識する必要をなくし，プログラム・ステップの実質的
な変更を必要としないようにすることを目的としてい
る。
第１図は本発明の原理構成図を示す。図中の符号１−０
ないし１−３は夫々中央処理装置,2は主メモリ,3はチャ
ネル,4はその他の装置,5はバス,6−０ないし６−３は夫
々中央処理装置対応起動情報保持部,7はマイクロプロセ
ッサを表わしている。
ないし１−３は夫々中央処理装置,2は主メモリ,3はチャ
ネル,4はその他の装置,5はバス,6−０ないし６−３は夫
々中央処理装置対応起動情報保持部,7はマイクロプロセ
ッサを表わしている。
複数の中央処理装置１−０ないし１−３は夫々共通に，
チャネル３に対して起動をかける。各中央処理装置１−
０ないし１−３は，上記起動に対応して，リード／ライ
トなどのコマンドや転送バイト数情報などの起動情報
を，いわば直接，チャネル３に供給する。このために，
チャネル３においては，各中央処理装置１−０ないし１
−３からの夫々の起動情報を，各中央処理装置対応に，
上記中央処理装置対応起動情報保持部６−０ないし６−
３内にキューイングして保持するようにされる。
チャネル３に対して起動をかける。各中央処理装置１−
０ないし１−３は，上記起動に対応して，リード／ライ
トなどのコマンドや転送バイト数情報などの起動情報
を，いわば直接，チャネル３に供給する。このために，
チャネル３においては，各中央処理装置１−０ないし１
−３からの夫々の起動情報を，各中央処理装置対応に，
上記中央処理装置対応起動情報保持部６−０ないし６−
３内にキューイングして保持するようにされる。
チャネル３においては，各起動をラッチしておき，優先
順位にしたがって，マイクロプロセッサ７に起動通知を
行う。このとき，当該起動通知に対応して，上記中央処
理装置対応起動情報保持部６−０ないし６−３の内容が
読出され，マイクロプロセッサ７に対して，上記起動通
知に対応した起動情報として通報するようにされる。こ
のとき，マイクロプロセッサ７では，上記起動情報を逐
次通報されてそれに対応した処理を行うだけであって，
いずれの中央処理装置からの起動情報であるかを意識し
ないようにされる。勿論，チャネル３では，マイクロプ
ロセッサが処理した当該起動情報に対応した処理がいず
れの中央処理装置からのものかを知っており，チャネル
３では，必要に応じて，当該処理に対応した結果を上記
マイクロプロセッサの処理とは独立して，対応するその
中央処理装置に返送する。
順位にしたがって，マイクロプロセッサ７に起動通知を
行う。このとき，当該起動通知に対応して，上記中央処
理装置対応起動情報保持部６−０ないし６−３の内容が
読出され，マイクロプロセッサ７に対して，上記起動通
知に対応した起動情報として通報するようにされる。こ
のとき，マイクロプロセッサ７では，上記起動情報を逐
次通報されてそれに対応した処理を行うだけであって，
いずれの中央処理装置からの起動情報であるかを意識し
ないようにされる。勿論，チャネル３では，マイクロプ
ロセッサが処理した当該起動情報に対応した処理がいず
れの中央処理装置からのものかを知っており，チャネル
３では，必要に応じて，当該処理に対応した結果を上記
マイクロプロセッサの処理とは独立して，対応するその
中央処理装置に返送する。
第２図は本発明におけるチャネル内の一実施例要部構成
を示している。図中の符号3,6は夫々第１図に対応して
おり,8は起動ラッチ回路であって各中央処理装置＃0CPU
ないし＃3CPUからの起動制御信号をラッチするもの,9は
オア論理部であって起動があったことをマイクロプロセ
ッサへ通知するもの,10は優先順位判定回路,11はエンコ
ーダであって優先選択された起動に対応してエンコード
信号「00」，「01」，「10」，「11」を生成するもの、
12はエンコーダであって各中央処理装置からの起動に対
応してエンコード信号「00」，「01」，「10」，「11」
を生成するもの,13,14は夫々アクセス回路を表わしてい
る。
を示している。図中の符号3,6は夫々第１図に対応して
おり,8は起動ラッチ回路であって各中央処理装置＃0CPU
ないし＃3CPUからの起動制御信号をラッチするもの,9は
オア論理部であって起動があったことをマイクロプロセ
ッサへ通知するもの,10は優先順位判定回路,11はエンコ
ーダであって優先選択された起動に対応してエンコード
信号「00」，「01」，「10」，「11」を生成するもの、
12はエンコーダであって各中央処理装置からの起動に対
応してエンコード信号「00」，「01」，「10」，「11」
を生成するもの,13,14は夫々アクセス回路を表わしてい
る。
各中央処理装置１−０ないし１−３からランダムに起動
がかけられると，移動ラッチ回路８はそれらを夫々別々
にラッチする。このときの起動に対応して，エンコーダ
12を介して，中央処理装置対応起動情報保持部６−０な
いし６−３に対して，書込みアクセスが行われる。即
ち，当該起動に対応して，中央処理装置からの起動情報
が上記起動情報保持部６−０ないし６−３の１つに書込
まれる。
がかけられると，移動ラッチ回路８はそれらを夫々別々
にラッチする。このときの起動に対応して，エンコーダ
12を介して，中央処理装置対応起動情報保持部６−０な
いし６−３に対して，書込みアクセスが行われる。即
ち，当該起動に対応して，中央処理装置からの起動情報
が上記起動情報保持部６−０ないし６−３の１つに書込
まれる。
一方，起動ラッチ回路８に起動がセットされると，オア
論理部９を介して，起動情報に対応する処理を行わせる
当該マイクロプロセッサ７に対して起動がかけられた旨
を通知される。そして，現にラッチされている起動につ
いて，優先順位判定回路10が優先順位を判定し，優先選
択された起動についてエンコーダ11で，いずれの中央処
理装置からのものかを示す形でエンコード信号が生成さ
れる。そして，当該エンコード信号にもとづいて，中央
処理装置対応起動情報保持部６−０ないし６−３に対し
て読出しアクセスが行われる。即ち，読出された起動情
報がマイクロプロセッサ７に通報され，マイクロプロセ
ッサ７は当該起動情報にもとづいて処理を行う。当該処
理が終了すると，再び，優先順位判定回路10が判定した
結果にしたがった形で，次の起動情報が中央処理装置対
応起動情報保持部６−０ないし６−３から読出されてマ
イクロプロセッサ７へ通知される。
論理部９を介して，起動情報に対応する処理を行わせる
当該マイクロプロセッサ７に対して起動がかけられた旨
を通知される。そして，現にラッチされている起動につ
いて，優先順位判定回路10が優先順位を判定し，優先選
択された起動についてエンコーダ11で，いずれの中央処
理装置からのものかを示す形でエンコード信号が生成さ
れる。そして，当該エンコード信号にもとづいて，中央
処理装置対応起動情報保持部６−０ないし６−３に対し
て読出しアクセスが行われる。即ち，読出された起動情
報がマイクロプロセッサ７に通報され，マイクロプロセ
ッサ７は当該起動情報にもとづいて処理を行う。当該処
理が終了すると，再び，優先順位判定回路10が判定した
結果にしたがった形で，次の起動情報が中央処理装置対
応起動情報保持部６−０ないし６−３から読出されてマ
イクロプロセッサ７へ通知される。
このためにマイクロプロセッサ７は，マイクロステップ
によって，現に起動をかけられた中央処理装置を意識し
て起動情報を受取る必要がなくなる。
によって，現に起動をかけられた中央処理装置を意識し
て起動情報を受取る必要がなくなる。
第３図は本発明が適用されるシステム例を示している。
図中の符号１−0,1−1,1−2,1−3,2,3,5は第１図に対応
し,4−１はマルチプレクサ・チャネル,4−２はブロック
・マルチプレクサ・チャネル,15はメモリ・アクセス・
コントローラ,16−ｉはアダプタ,17−ijは入出力装置を
表わしている。
図中の符号１−0,1−1,1−2,1−3,2,3,5は第１図に対応
し,4−１はマルチプレクサ・チャネル,4−２はブロック
・マルチプレクサ・チャネル,15はメモリ・アクセス・
コントローラ,16−ｉはアダプタ,17−ijは入出力装置を
表わしている。
第３図図示の場合にいう装置４−1,4−２は第１図にい
うその他の装置に対応している。また第３図図示の場合
には，主メモリ２を制御するためにメモリ・アクセス・
コントローラが介在せしめられている。そして，第３図
図示のチャネル３内に上述の中央処理装置対応起動情報
保持部６−０ないし６−３がもうけられていることは言
うまでもない。
うその他の装置に対応している。また第３図図示の場合
には，主メモリ２を制御するためにメモリ・アクセス・
コントローラが介在せしめられている。そして，第３図
図示のチャネル３内に上述の中央処理装置対応起動情報
保持部６−０ないし６−３がもうけられていることは言
うまでもない。
なお，上述の起動情報としては，例えば， 命令…チャネル３に対するコマンド 転送量…データ転送に当ってのデータ量 アダプタ・アドレス…複数のアダプタ16−ｉを切分け
るためのアドレス 書込みデータ…チャネル３やアダプタ16−ｉに対する
書込みデータ が与えられる。そして，当該起動情報は，各中央処理装
置１−ｉがチャネル３に対して起動をかける際に，各中
央処理装置１−ｉがチャネル３に供給するようにされて
いる。このために，チャネル３においては，当該起動情
報を，上記中央処理装置対応起動情報保持部６−０ない
し６−３に保持するようにされている。
るためのアドレス 書込みデータ…チャネル３やアダプタ16−ｉに対する
書込みデータ が与えられる。そして，当該起動情報は，各中央処理装
置１−ｉがチャネル３に対して起動をかける際に，各中
央処理装置１−ｉがチャネル３に供給するようにされて
いる。このために，チャネル３においては，当該起動情
報を，上記中央処理装置対応起動情報保持部６−０ない
し６−３に保持するようにされている。
以上説明した如く，本発明によれば，マイクロプロセッ
サがマイクロステップによっていずれの中央処理装置に
よって起動をかけられたかを意識する必要がなくなる。
そのために，中央処理装置が１台のみ存在していた場合
のシステムにおけるマイクロプロセッサ用のプログラム
が，いわばそのまま利用できる。
サがマイクロステップによっていずれの中央処理装置に
よって起動をかけられたかを意識する必要がなくなる。
そのために，中央処理装置が１台のみ存在していた場合
のシステムにおけるマイクロプロセッサ用のプログラム
が，いわばそのまま利用できる。
第１図は本発明の原理構成図，第２図はチャネルの一実
施例構成，第３図は本発明が適用されるシステム例を示
す。 図中,1−ｉは中央処理装置,2は主メモリ,3はチャネル,6
−ｉは中央処理装置対応起動情報保持部,7はマイクロプ
ロセッサを表わす。
施例構成，第３図は本発明が適用されるシステム例を示
す。 図中,1−ｉは中央処理装置,2は主メモリ,3はチャネル,6
−ｉは中央処理装置対応起動情報保持部,7はマイクロプ
ロセッサを表わす。
Claims (1)
- 【請求項１】マイクロプロセッサ（７）を内蔵したチャ
ネル（３）と，当該チャネル（３）に対する起動を行う
複数の中央処理装置（１−ｉ）とを有するデータ処理シ
ステムにおいて， 上記チャネル（３）内に，上記各中央処理装置（１−
ｉ）に対応して，当該中央処理装置（１−ｉ）から起動
された起動情報を当該中央処理装置毎にキューイングす
る中央処理装置対応起動情報保持部（６−ｉ）をもう
け， 上記チャネル（３）が，上記いずれかの中央処理装置
（１−ｉ）からの起動を上記マイクロプロセッサ（７）
に通知する際に，該当する通知に対応した起動情報を上
記中央処理装置対応起動情報保持部（６−ｉ）から読出
して，上記いずれの中央処理装置（１−ｉ）からのもの
かを区別することなく，当該マイクロプロセッサ（７）
に通報するようにした ことを特徴とするプロセッサ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62213769A JPH0752428B2 (ja) | 1987-08-27 | 1987-08-27 | プロセッサ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62213769A JPH0752428B2 (ja) | 1987-08-27 | 1987-08-27 | プロセッサ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6457351A JPS6457351A (en) | 1989-03-03 |
| JPH0752428B2 true JPH0752428B2 (ja) | 1995-06-05 |
Family
ID=16644727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62213769A Expired - Lifetime JPH0752428B2 (ja) | 1987-08-27 | 1987-08-27 | プロセッサ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0752428B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61202258A (ja) * | 1985-03-06 | 1986-09-08 | Fujitsu Ltd | チャネル処理装置 |
-
1987
- 1987-08-27 JP JP62213769A patent/JPH0752428B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6457351A (en) | 1989-03-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0644487B1 (en) | Scalable system interrupt structure for a multiprocessing system | |
| JPS60112164A (ja) | ダイナミツクに変更可能な割込み優先回路 | |
| EP0644489A2 (en) | Method and apparatus for signalling interrupt information in a data processing system | |
| AU603876B2 (en) | Multiple i/o bus virtual broadcast of programmed i/o instructions | |
| JPS6111873A (ja) | １６ビツトマイクロプロセツサによる８ビツトおよび１６ビツトの各周辺装置へのアクセス方法 | |
| JP2821176B2 (ja) | 情報処理装置 | |
| JP2803270B2 (ja) | Ｓｃｓｉホストアダプタ回路 | |
| JPH0586571B2 (ja) | ||
| JPH0370816B2 (ja) | ||
| JPH04302346A (ja) | マルチプロセッサシステム | |
| JPH0314155A (ja) | ローカルエリアネットワークの命令制御方式 | |
| JPS6337418B2 (ja) | ||
| JPS61166631A (ja) | マイクロプログラム制御処理方法 | |
| JPS63153635A (ja) | デ−タ転送速度指定方式 | |
| JPH02136949A (ja) | 入出力制御装置 | |
| JPS6132710B2 (ja) | ||
| JPS63174134A (ja) | 割込み制御装置 | |
| JPS6385841A (ja) | メモリシステム | |
| JPS62175852A (ja) | レジスタアクセス装置 | |
| JPS63201751A (ja) | バス制御方式 | |
| JPH0136138B2 (ja) | ||
| JPH0738156B2 (ja) | マイクロ命令制御装置 | |
| JPS63165949A (ja) | マイクロプロセツサ間におけるシエイクハンドシステム | |
| JPH04352058A (ja) | Ｄｍａ高速データ転送制御方式 | |
| JPH0241547A (ja) | Ｉ／ｏアダプタ状態通知方式 |