JPH0136138B2 - - Google Patents
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- JPH0136138B2 JPH0136138B2 JP58229418A JP22941883A JPH0136138B2 JP H0136138 B2 JPH0136138 B2 JP H0136138B2 JP 58229418 A JP58229418 A JP 58229418A JP 22941883 A JP22941883 A JP 22941883A JP H0136138 B2 JPH0136138 B2 JP H0136138B2
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- JP
- Japan
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- input
- control
- control unit
- output
- bus
- Prior art date
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Control By Computers (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は、マイクロプロセツサーによつて制御
される制御装置において、入出力制御を効率的に
行う制御方式に関する。
される制御装置において、入出力制御を効率的に
行う制御方式に関する。
(b) 技術の背景
最近の半導体素子の著しい進歩に伴つて、マイ
クロプロセツサーによつて制御される制御装置が
盛んに用いられるようになつてきた。
クロプロセツサーによつて制御される制御装置が
盛んに用いられるようになつてきた。
一方、かかる制御装置に接続される入出力装置
（例えば、デイスプレイ装置、プリンタ装置等）
は一般のデータ処理システムの大型化、高速化に
伴つて、益々高速化する動向にある。
（例えば、デイスプレイ装置、プリンタ装置等）
は一般のデータ処理システムの大型化、高速化に
伴つて、益々高速化する動向にある。
然して、マイクロプロセツサーで制御される制
御装置の処理能力には限界があり、上記のような
高速の入出力装置が複数台接続されていると、該
入出力装置の特性を充分に生かし切れない問題が
あつた。
御装置の処理能力には限界があり、上記のような
高速の入出力装置が複数台接続されていると、該
入出力装置の特性を充分に生かし切れない問題が
あつた。
従つて、上記制御装置において、マイクロプロ
セツサーに対する負担を少しでも軽くする入出力
装置に対する制御方式が要望されていた。
セツサーに対する負担を少しでも軽くする入出力
装置に対する制御方式が要望されていた。
(c) 従来技術と問題点
第１図が本発明に関連する制御装置をブロツク
図で示したもので、１が制御装置、１１はマイク
ロプロセツサー（以下MPUという）、１２はメモ
リ（以下MEMという）、１２ａはメモリコント
ロール部、１３は入出力制御部（以下IOCとい
う）、１４は共通バス、１５はバスコントロール
部、２が入出力装置（以下Ｉ／Ｏという）であ
る。
図で示したもので、１が制御装置、１１はマイク
ロプロセツサー（以下MPUという）、１２はメモ
リ（以下MEMという）、１２ａはメモリコント
ロール部、１３は入出力制御部（以下IOCとい
う）、１４は共通バス、１５はバスコントロール
部、２が入出力装置（以下Ｉ／Ｏという）であ
る。
本制御装置１のIOC１３には、例えばハイレベ
ル伝送制御手順（HDLC手順）で回線制御を行う
回線制御部（ADLC）１３１があり、該回線制御
部（ADLC）１３１とＩ／Ｏ２との間は、半二重
で情報交換を行うようになつている。
ル伝送制御手順（HDLC手順）で回線制御を行う
回線制御部（ADLC）１３１があり、該回線制御
部（ADLC）１３１とＩ／Ｏ２との間は、半二重
で情報交換を行うようになつている。
該情報交換は以下の手順で行われる。
IOC１３に設けられている制御レジスタ
（CR）１３１１に、MEM１２から送信制御用
パラメータ値をセツトし、回線制御部
（ADLC）１３１を、「空き」の状態から「送信
状態」に切り替える。
（CR）１３１１に、MEM１２から送信制御用
パラメータ値をセツトし、回線制御部
（ADLC）１３１を、「空き」の状態から「送信
状態」に切り替える。
Ｉ／Ｏ２に対してコマンド及びデータ（但
し、ライトコマンドの場合）を送出する。
し、ライトコマンドの場合）を送出する。
コマンド及びデータの送出完了時点（IOC１
３において、バイトカウンタ（BC）＝０が検出
された時）で、回線制御部（ADLC）１３１を
「受信状態」に切り替える。
３において、バイトカウンタ（BC）＝０が検出
された時）で、回線制御部（ADLC）１３１を
「受信状態」に切り替える。
Ｉ／Ｏ２からデータ（リードコマンドの時）、
又は、ステータス（リード、ライトコマンドの
時）を受信する。
又は、ステータス（リード、ライトコマンドの
時）を受信する。
ステータス受信後、回線制御部（ADLC）１
３１は「空き」となる。
３１は「空き」となる。
上記情報交換手順において、従来方式において
は、、はMPU１１が実行するプログラムに
よつて実行され、、はIOC１３がダイレクト
メモリアクセス（以下DMAという）によつて実
行していた。このDMAは、MPU１が実行する
プログラムが、予め、転送語数、及び読み出し／
書き込み等の情報を、それぞれ、IOC１３内のバ
イトカウンタ（BC）と、レジスタ（Ｒ／Ｗ）に
設定し、メモリ転送開始番地をメモリコントロー
ル部１２ａ内のアドレスレジスタ（AR）に設定
した後、入出力命令を発行することで、該IOC１
３によつて行われていた。
は、、はMPU１１が実行するプログラムに
よつて実行され、、はIOC１３がダイレクト
メモリアクセス（以下DMAという）によつて実
行していた。このDMAは、MPU１が実行する
プログラムが、予め、転送語数、及び読み出し／
書き込み等の情報を、それぞれ、IOC１３内のバ
イトカウンタ（BC）と、レジスタ（Ｒ／Ｗ）に
設定し、メモリ転送開始番地をメモリコントロー
ル部１２ａ内のアドレスレジスタ（AR）に設定
した後、入出力命令を発行することで、該IOC１
３によつて行われていた。
上記の処理の内、の処理は、の処理をIOC
１３がバスコントロール部１５に共通バス１４の
使用権を要求して許可されたとき、該共通バス１
４を通して、上記DMDで行うと同時に、MPU
１で実行されるプログラムによつて、予めIOC１
３内にセツトされているバイトカウンタ（BC）
の更新を、該IOC１３が１バイトの転送が完了す
る毎に行い、該IOC１３は該バイトカウンタ
（BC）の値が“０”になつた時点で、プログラム
に対して終結割り込みを発生し、MPU１におい
て実行される該終結処理プログラムがIOC１３内
の前記制御レジスタ（CR）１３１１に受信制御
用パラメータ値を、上記MEM１２の入出力制御
パラメータ領域１２１から読み出し、該IOC１３
内の制御レジスタ（CR）１３１１にセツトする
こと｛第１図の１で示す｝により送受信の切り替
えを行い、続いてＩ／Ｏ２から送られてくる終結
報告であるステータスを受信する用意をしてい
た。
１３がバスコントロール部１５に共通バス１４の
使用権を要求して許可されたとき、該共通バス１
４を通して、上記DMDで行うと同時に、MPU
１で実行されるプログラムによつて、予めIOC１
３内にセツトされているバイトカウンタ（BC）
の更新を、該IOC１３が１バイトの転送が完了す
る毎に行い、該IOC１３は該バイトカウンタ
（BC）の値が“０”になつた時点で、プログラム
に対して終結割り込みを発生し、MPU１におい
て実行される該終結処理プログラムがIOC１３内
の前記制御レジスタ（CR）１３１１に受信制御
用パラメータ値を、上記MEM１２の入出力制御
パラメータ領域１２１から読み出し、該IOC１３
内の制御レジスタ（CR）１３１１にセツトする
こと｛第１図の１で示す｝により送受信の切り替
えを行い、続いてＩ／Ｏ２から送られてくる終結
報告であるステータスを受信する用意をしてい
た。
従つて、該MPU１が、例えば、複数個の回線
制御部（ADLC）を使用している場合において
は、上記プログラムによる処理である為、コマン
ド処理を行つている「送信状態」から、上記終結
報告のステータスを受信する為に必要な「受信状
態」への切り替えが間に合わないという問題があ
つた。
制御部（ADLC）を使用している場合において
は、上記プログラムによる処理である為、コマン
ド処理を行つている「送信状態」から、上記終結
報告のステータスを受信する為に必要な「受信状
態」への切り替えが間に合わないという問題があ
つた。
(d) 発明の目的
本発明は上記従来の欠点に鑑み、MPUと
MEMとIOCとからなる制御装置であつて、上記
IOC内の回線制御部（ADLC）に設けられている
通信制御の為の制御レジスタ（CR）に設定され
る送受信制御用パラメータ値によつて、Ｉ／Ｏと
の間で送受信制御を行う制御装置において、上記
IOC内の回線制御部（ADLC）の制御レジスタ
（CR）への該受信制御用パラメータ値の書き込み
を、DMAで行う方法を提供することを目的とす
るものである。
MEMとIOCとからなる制御装置であつて、上記
IOC内の回線制御部（ADLC）に設けられている
通信制御の為の制御レジスタ（CR）に設定され
る送受信制御用パラメータ値によつて、Ｉ／Ｏと
の間で送受信制御を行う制御装置において、上記
IOC内の回線制御部（ADLC）の制御レジスタ
（CR）への該受信制御用パラメータ値の書き込み
を、DMAで行う方法を提供することを目的とす
るものである。
(e) 発明の構成
そしてこの目的は、本発明によれば、少なくと
も、マイクロプロセツサーと、メモリと、メモリ
コントロール部と、入出力制御部と、バスコント
ロール部と、共通バスとから構成され、上記バス
コントロール部によつて共通バスの使用を許可さ
れた入出力制御部からのダイレクトメモリアクセ
スと、上記マイクロプロセツサーによるメモリア
クセスが同一バスを使用する制御装置であつて、
上記マイクロプロセツサーが実行するプログラム
によつて、予め、上記メモリ上に用意された送受
信制御用パラメータ値が、上記入出力制御部内に
設けられている制御レジスタに格納された時、そ
の内容によつて、該入出力制御部が入出力装置と
の間で送受信制御を行う上記制御装置において、
上記マイクロプロセツサーから入出力制御部に対
してデータ転送の起動を行い、起動された上記入
出力制御部が入出力装置との間で送信のデータ転
送を行い、該データ転送の終了を検出した時点
で、上記バスコントロール部に上記共通バスの使
用を要求して許可されたとき、自律的に上記受信
制御用パラメータ値をダイレクトメモリアクセス
によつて、上記メモリから読み出し、上記入出力
制御部内の制御レジスタに格納する手段を該入出
力制御部に設け、上記入出力制御部が上記バスコ
ントロールに該共通バスの使用を要求して許可さ
れたとき、上記の手段によつて上記制御レジスタ
に格納された受信制御用パラメータ値に基づい
て、該入出力制御部がマイクロプロセツサーと平
行に、入出力装置との間で受信動作を行う方法を
提供することによつて達成され、上記入出力制御
部内の制御レジスタへの受信制御用パラメータ値
の設定が、プログラムを介することなく、入出力
制御部からのダイレクトメモリアクセスによつて
行われるので、マイクロプロセツサーにおけるプ
ログラムの実行効率が向上すると共に、制御レジ
スタへの受信制御用パラメータ値の設定が高速に
行われるので、複数個の入出力制御部を使用でき
るようになり、制御装置本体の処理能力を向上さ
せる利点がある。
も、マイクロプロセツサーと、メモリと、メモリ
コントロール部と、入出力制御部と、バスコント
ロール部と、共通バスとから構成され、上記バス
コントロール部によつて共通バスの使用を許可さ
れた入出力制御部からのダイレクトメモリアクセ
スと、上記マイクロプロセツサーによるメモリア
クセスが同一バスを使用する制御装置であつて、
上記マイクロプロセツサーが実行するプログラム
によつて、予め、上記メモリ上に用意された送受
信制御用パラメータ値が、上記入出力制御部内に
設けられている制御レジスタに格納された時、そ
の内容によつて、該入出力制御部が入出力装置と
の間で送受信制御を行う上記制御装置において、
上記マイクロプロセツサーから入出力制御部に対
してデータ転送の起動を行い、起動された上記入
出力制御部が入出力装置との間で送信のデータ転
送を行い、該データ転送の終了を検出した時点
で、上記バスコントロール部に上記共通バスの使
用を要求して許可されたとき、自律的に上記受信
制御用パラメータ値をダイレクトメモリアクセス
によつて、上記メモリから読み出し、上記入出力
制御部内の制御レジスタに格納する手段を該入出
力制御部に設け、上記入出力制御部が上記バスコ
ントロールに該共通バスの使用を要求して許可さ
れたとき、上記の手段によつて上記制御レジスタ
に格納された受信制御用パラメータ値に基づい
て、該入出力制御部がマイクロプロセツサーと平
行に、入出力装置との間で受信動作を行う方法を
提供することによつて達成され、上記入出力制御
部内の制御レジスタへの受信制御用パラメータ値
の設定が、プログラムを介することなく、入出力
制御部からのダイレクトメモリアクセスによつて
行われるので、マイクロプロセツサーにおけるプ
ログラムの実行効率が向上すると共に、制御レジ
スタへの受信制御用パラメータ値の設定が高速に
行われるので、複数個の入出力制御部を使用でき
るようになり、制御装置本体の処理能力を向上さ
せる利点がある。
(f) 発明の実施例
以下本発明の実施例を図面によつて詳述する。
第２図が本発明の実施例を、従来方式と対比しな
がら説明する図であつて、１１，１２，１２ａ，
１３，１４，１５は第１図で説明したものと同じ
ものであり、１５はバスコントロール部、１２１
はMEM１２内の入出力制御パラメータ格納領
域、１３１は回線制御部（ADLC）、１３１１は
前記制御レジスタ（CR）である。そして、点線
で示した（１）は第１図で説明したの処理を従
来方式で行う場合の、受信制御用パラメータ値の
転送ルートを示し、（２）は同じ処理を本発明に
よつて行う場合の転送ルートを示したものであ
る。
第２図が本発明の実施例を、従来方式と対比しな
がら説明する図であつて、１１，１２，１２ａ，
１３，１４，１５は第１図で説明したものと同じ
ものであり、１５はバスコントロール部、１２１
はMEM１２内の入出力制御パラメータ格納領
域、１３１は回線制御部（ADLC）、１３１１は
前記制御レジスタ（CR）である。そして、点線
で示した（１）は第１図で説明したの処理を従
来方式で行う場合の、受信制御用パラメータ値の
転送ルートを示し、（２）は同じ処理を本発明に
よつて行う場合の転送ルートを示したものであ
る。
（１）で示した従来方式においては、IOC１３
がバイトカウンタ＝０を検出した時点において、
MPU１１に終結割り込みを行い、MPU１１がそ
の割り込みプログラムを実行することによつて、
MEM１２内の上記入出力制御パラメータ格納領
域１２１から受信制御用パラメータ値を読み出
し、IOC１３内の回線制御部（ADLC）１３１に
設けられている制御レジスタ（CR）１３１１に
書き込むことにより、制御レジスタ（CR）１３
１１の更新を行つて、IOC１３での送受信切り替
え制御を行い、その後で第１図で説明したの動
作（Ｉ／Ｏ２からのデータ、及びステータスの受
信）がIOC１３において実行されていた。
がバイトカウンタ＝０を検出した時点において、
MPU１１に終結割り込みを行い、MPU１１がそ
の割り込みプログラムを実行することによつて、
MEM１２内の上記入出力制御パラメータ格納領
域１２１から受信制御用パラメータ値を読み出
し、IOC１３内の回線制御部（ADLC）１３１に
設けられている制御レジスタ（CR）１３１１に
書き込むことにより、制御レジスタ（CR）１３
１１の更新を行つて、IOC１３での送受信切り替
え制御を行い、その後で第１図で説明したの動
作（Ｉ／Ｏ２からのデータ、及びステータスの受
信）がIOC１３において実行されていた。
本発明を実施した場合の、上記送受信切り替え
制御方式を（２）で示しているが、この場合にお
いては、第１図で説明したの制御をIOC１３自
身が、バイトカウンタ（BC）＝０を検出して時点
で、MPU１で実行されるプログラムが予め、
MEM１２内の入出力制御パラメータ格納領域１
２１に用意しておいた、回線制御部（ADLC）１
３１にセツトする受信制御用パラメータ値を、
MEM１２の前記入出力制御パラメータ領域１２
１からDMAで読み出し、IOC１３内の回線制御
部（ADLC）１３１に設けられている制御レジス
タ（CR）１３１１にセツトするように動作する。
この後の動作は、前記従来方式と同じである。
制御方式を（２）で示しているが、この場合にお
いては、第１図で説明したの制御をIOC１３自
身が、バイトカウンタ（BC）＝０を検出して時点
で、MPU１で実行されるプログラムが予め、
MEM１２内の入出力制御パラメータ格納領域１
２１に用意しておいた、回線制御部（ADLC）１
３１にセツトする受信制御用パラメータ値を、
MEM１２の前記入出力制御パラメータ領域１２
１からDMAで読み出し、IOC１３内の回線制御
部（ADLC）１３１に設けられている制御レジス
タ（CR）１３１１にセツトするように動作する。
この後の動作は、前記従来方式と同じである。
IOC１３が上記DMAによつて、MEM１２か
ら受信制御用パラメータ値を読み出す場合には、
共通バス１４を１バスサイクルの間、確保する必
要があるが、このバスサイクルスチール動作は各
IOC１３から、該DMAが必要な時に、バスコン
トロール部１５に対してバス使用要求を送出し、
該バスコントロール部１５からバス使用許可
（OK）信号を受信することによつて行うことが
できる。この時の、該IOC１３内のバイトカウン
タ（BC）への転送語数の設定、読み出し情報
（Ｒ）のレジスタ（Ｒ／Ｗ）への設定、及び、メ
モリコントロール部１２ａのアドレスレジスタ
（AR）へのメモリ転送開始番地の設定は、該IOC
１３が、前述のの動作、即ち、コマンド、及び
データの送出完了時点、即ち、上記バイトカウン
タ（BC）＝０を検出した時点において自律的に行
う。
ら受信制御用パラメータ値を読み出す場合には、
共通バス１４を１バスサイクルの間、確保する必
要があるが、このバスサイクルスチール動作は各
IOC１３から、該DMAが必要な時に、バスコン
トロール部１５に対してバス使用要求を送出し、
該バスコントロール部１５からバス使用許可
（OK）信号を受信することによつて行うことが
できる。この時の、該IOC１３内のバイトカウン
タ（BC）への転送語数の設定、読み出し情報
（Ｒ）のレジスタ（Ｒ／Ｗ）への設定、及び、メ
モリコントロール部１２ａのアドレスレジスタ
（AR）へのメモリ転送開始番地の設定は、該IOC
１３が、前述のの動作、即ち、コマンド、及び
データの送出完了時点、即ち、上記バイトカウン
タ（BC）＝０を検出した時点において自律的に行
う。
本制御装置においては、IOC１３からのDMA
によるバスアクセスがない時に、MPU１１から
のバスアクセスが無条件に許可され、両方からの
バスアクセスがある場合には、MPU１３からの
DMAとが交互に共通バス１４を使用することが
できるように、バスコントロール部１５によつて
制御される。
によるバスアクセスがない時に、MPU１１から
のバスアクセスが無条件に許可され、両方からの
バスアクセスがある場合には、MPU１３からの
DMAとが交互に共通バス１４を使用することが
できるように、バスコントロール部１５によつて
制御される。
以上のように、本発明を施した場合は、IOC１
３によつて、DMAで送受信の切り替えが行われ
るので、IOC１３がデータの送信完了後、続いて
Ｉ／Ｏ２から送られてくる終結報告のステータス
情報を受信する迄の間に、制御レジスタの内容を
「受信状態」にすることを高速に行うことができ、
ここに本発明の主眼がある。即ち、前述の半二重
による情報交換動作の起動（即ち、前述のの動
作）をソフトウエアで実行し、以降の情報交換
（即ち、前述の、）は勿論、送受信の切り替
えの為の受信制御用パラメータ値の制御レジスタ
（CR）１３１１への設定も、DMAで行うように
し、該情報交換が終了して、上記回線制御部
（ADLC）１３１が‘空き’になつたとき（即ち、
前述のの動作）、ソフトウエアに割込んで終結
処理を行うようにした所に特徴がある。
３によつて、DMAで送受信の切り替えが行われ
るので、IOC１３がデータの送信完了後、続いて
Ｉ／Ｏ２から送られてくる終結報告のステータス
情報を受信する迄の間に、制御レジスタの内容を
「受信状態」にすることを高速に行うことができ、
ここに本発明の主眼がある。即ち、前述の半二重
による情報交換動作の起動（即ち、前述のの動
作）をソフトウエアで実行し、以降の情報交換
（即ち、前述の、）は勿論、送受信の切り替
えの為の受信制御用パラメータ値の制御レジスタ
（CR）１３１１への設定も、DMAで行うように
し、該情報交換が終了して、上記回線制御部
（ADLC）１３１が‘空き’になつたとき（即ち、
前述のの動作）、ソフトウエアに割込んで終結
処理を行うようにした所に特徴がある。
(g) 発明の効果
以上、詳細に説明したように、本発明の制御装
置は、少なくとも、マイクロプロセツサーと、メ
モリと、メモリコントロール部と、入出力制御部
と、バスコントロール部と、共通バスとから構成
され、上記バスコントロール部によつて共通バス
の使用を許可された入出力制御部からのダイレク
トメモリアクセスと、上記マイクロプロセツサー
によるメモリアクセスが同一バスを使用する制御
装置であつて、上記マイクロプロセツサーが実行
するプログラムによつて予め、上記メモリ上に用
意した送受信制御用パラメータ値が、上記入出力
制御部内に設けられている制御レジスタに格納さ
れた時、その内容によつて、該入出力制御部が入
出力装置との間で送受信制御を行う上記制御装置
において、上記マイクロプロセツサーから入出力
制御部に対してデータ転送の起動を行い、起動さ
れた上記入出力制御部が入出力装置との間で送信
のデータ転送を行い、該データ転送の終了（バイ
トカウンタ＝０）を検出した時点で、上記バスコ
ントロール部に上記共通バスの使用を要求して許
可されたとき、自律的に上記受信制御用パラメー
タ値をダイレクトメモリアクセスによつて、上記
メモリから読み出し、上記入出力制御部内の制御
レジスタに格納する手段を該入出力制御部内に設
け、上記入出力制御部が上記バスコントロールに
該共通バスの使用を要求して許可されたとき、上
記の手段によつて上記制御レジスタに格納された
受信制御用パラメータ値によつて、該入出力制御
部がマイクロプロセツサーと平行に、入出力装置
との間で受信動作を行うように制御されるので、
従来方式において行つていたような、入出力制御
部における送受信の切り替え制御の為に、プログ
ラムに負担をかけることがなくなる為、マイクロ
プロセツサーでのプログラムの実行効率が向上す
ると共に、切り替え処理が高速化されるので、複
数個の回線制御部（ADLC）を使用することが可
能となり、制御装置全体の処理能力を向上させる
効果がある。
置は、少なくとも、マイクロプロセツサーと、メ
モリと、メモリコントロール部と、入出力制御部
と、バスコントロール部と、共通バスとから構成
され、上記バスコントロール部によつて共通バス
の使用を許可された入出力制御部からのダイレク
トメモリアクセスと、上記マイクロプロセツサー
によるメモリアクセスが同一バスを使用する制御
装置であつて、上記マイクロプロセツサーが実行
するプログラムによつて予め、上記メモリ上に用
意した送受信制御用パラメータ値が、上記入出力
制御部内に設けられている制御レジスタに格納さ
れた時、その内容によつて、該入出力制御部が入
出力装置との間で送受信制御を行う上記制御装置
において、上記マイクロプロセツサーから入出力
制御部に対してデータ転送の起動を行い、起動さ
れた上記入出力制御部が入出力装置との間で送信
のデータ転送を行い、該データ転送の終了（バイ
トカウンタ＝０）を検出した時点で、上記バスコ
ントロール部に上記共通バスの使用を要求して許
可されたとき、自律的に上記受信制御用パラメー
タ値をダイレクトメモリアクセスによつて、上記
メモリから読み出し、上記入出力制御部内の制御
レジスタに格納する手段を該入出力制御部内に設
け、上記入出力制御部が上記バスコントロールに
該共通バスの使用を要求して許可されたとき、上
記の手段によつて上記制御レジスタに格納された
受信制御用パラメータ値によつて、該入出力制御
部がマイクロプロセツサーと平行に、入出力装置
との間で受信動作を行うように制御されるので、
従来方式において行つていたような、入出力制御
部における送受信の切り替え制御の為に、プログ
ラムに負担をかけることがなくなる為、マイクロ
プロセツサーでのプログラムの実行効率が向上す
ると共に、切り替え処理が高速化されるので、複
数個の回線制御部（ADLC）を使用することが可
能となり、制御装置全体の処理能力を向上させる
効果がある。
第１図は本発明に関連する制御装置の構成を示
す図、第２図が本発明の実施例を、従来方式と対
比しながら説明する図である。 図において、１は制御装置、２は入出力装置、
１１はマイクロプロセツサー（MPU）、１２はメ
モリ（MEM）、１２ａはメモリコントロール部、
１３は入出力制御部（IOC）、１４は共通バス、
１５はバスコントロール部、１２１は入出力制御
パラメータ領域、１３１は回線制御部（ADLC）、
１３１１は制御レジスタ（CR）、（１）は従来方
式による制御レジスタ更新ルート、（２）は本発
明を実施した場合の制御レジスタ更新ルート、を
それぞれ示す。
す図、第２図が本発明の実施例を、従来方式と対
比しながら説明する図である。 図において、１は制御装置、２は入出力装置、
１１はマイクロプロセツサー（MPU）、１２はメ
モリ（MEM）、１２ａはメモリコントロール部、
１３は入出力制御部（IOC）、１４は共通バス、
１５はバスコントロール部、１２１は入出力制御
パラメータ領域、１３１は回線制御部（ADLC）、
１３１１は制御レジスタ（CR）、（１）は従来方
式による制御レジスタ更新ルート、（２）は本発
明を実施した場合の制御レジスタ更新ルート、を
それぞれ示す。
Claims (1)
- １ 少なくとも、マイクロプロセツサーと、メモ
リと、メモリコントロール部と、入出力制御部
と、バスコントロール部と、共通バスとから構成
され、上記バスコントロール部によつて、共通バ
スの使用を許可された入出力制御部からのダイレ
クトメモリアクセスと、上記マイクロプロセツサ
ーによるメモリアクセスが同一バスを使用する制
御装置であつて、上記マイクロプロセツサーが実
行するプログラムによつて、予め、上記メモリ上
に用意された送受信制御用パラメータ値が、上記
入出力制御部内に設けられている制御レジスタに
格納された時、その内容によつて、該入出力制御
部が入出力装置との間で送受信制御を行う上記制
御装置において、上記マイクロプロセツサーから
入出力制御部に対してデータ転送の起動を行い、
起動された上記入出力制御部が入出力装置との間
で送信のデータ転送を行い、該データ転送の終了
を検出した時点で、上記バスコントロール部に上
記共通バスの使用を要求して許可されたとき、自
律的に上記受信制御用パラメータ値をダイレクト
メモリアクセスによつて、上記メモリから読み出
し、上記入出力制御部内の制御レジスタに格納す
る手段を該入出力制御部に設け、上記入出力制御
部が上記バスコントロールに該共通バスの使用を
要求して許可されたとき、上記の手段によつて上
記制御レジスタに格納された受信制御用パラメー
タ値に基づいて、該入出力制御部がマイクロプロ
セツサーと平行に、入出力装置との間で受信動作
を行うことを特徴とする制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22941883A JPS60122452A (ja) | 1983-12-05 | 1983-12-05 | 制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22941883A JPS60122452A (ja) | 1983-12-05 | 1983-12-05 | 制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60122452A JPS60122452A (ja) | 1985-06-29 |
| JPH0136138B2 true JPH0136138B2 (ja) | 1989-07-28 |
Family
ID=16891913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22941883A Granted JPS60122452A (ja) | 1983-12-05 | 1983-12-05 | 制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60122452A (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5421229A (en) * | 1977-07-19 | 1979-02-17 | Mitsubishi Electric Corp | Data fetch system |
| JPS5476031A (en) * | 1977-11-30 | 1979-06-18 | Hitachi Ltd | Input/output control system for electronic computer |
| JPS55154623A (en) * | 1979-05-23 | 1980-12-02 | Hitachi Ltd | Input and output control system |
-
1983
- 1983-12-05 JP JP22941883A patent/JPS60122452A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60122452A (ja) | 1985-06-29 |
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