JPH1092183A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1092183A JPH1092183A JP8242923A JP24292396A JPH1092183A JP H1092183 A JPH1092183 A JP H1092183A JP 8242923 A JP8242923 A JP 8242923A JP 24292396 A JP24292396 A JP 24292396A JP H1092183 A JPH1092183 A JP H1092183A
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Abstract
(57)【要約】
【課題】 本発明の目的は、書き込み用ビット線放電回
路のレイアウト面積が小さく、かつ、高速なビット線の
放電が可能な半導体記憶装置を提供することにある。 【解決手段】 １データ書き込み信号WD1又は０データ
書き込み信号WD0と、列書き込み許可信号YWとを入力と
する論理回路の出力で、ビット線放電用のｎＭＯＳトラ
ンジスタQWD0、QWD1のゲートを駆動させる。 【効果】 本発明によれば、ビット線放電用のｎＭＯＳ
トランジスタを縦積み１段（左右で計２個のトランジス
タ）で構成できるとともに、それらの合計サイズは、従
来の１／４の大きさで、従来と同じ放電特性をもたせる
ことができる。本発明では、論理回路を新たに設ける
が、これらは、放電用ｎＭＯＳトランジスタに比べサイ
ズの小さいトランジスタで構成できるため、書き込み用
ビット線放電回路のトータル面積を従来より低減させた
半導体記憶装置を提供することができる。
路のレイアウト面積が小さく、かつ、高速なビット線の
放電が可能な半導体記憶装置を提供することにある。 【解決手段】 １データ書き込み信号WD1又は０データ
書き込み信号WD0と、列書き込み許可信号YWとを入力と
する論理回路の出力で、ビット線放電用のｎＭＯＳトラ
ンジスタQWD0、QWD1のゲートを駆動させる。 【効果】 本発明によれば、ビット線放電用のｎＭＯＳ
トランジスタを縦積み１段（左右で計２個のトランジス
タ）で構成できるとともに、それらの合計サイズは、従
来の１／４の大きさで、従来と同じ放電特性をもたせる
ことができる。本発明では、論理回路を新たに設ける
が、これらは、放電用ｎＭＯＳトランジスタに比べサイ
ズの小さいトランジスタで構成できるため、書き込み用
ビット線放電回路のトータル面積を従来より低減させた
半導体記憶装置を提供することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
係り、特にスタティックＲＡＭ（ランダム・アクセス・
メモリ）の書き込み用ビット線放電回路の面積低減を図
った半導体記憶装置に関するものである。
係り、特にスタティックＲＡＭ（ランダム・アクセス・
メモリ）の書き込み用ビット線放電回路の面積低減を図
った半導体記憶装置に関するものである。
【０００２】
【従来の技術】半導体記憶装置、特にスタティックＲＡ
Ｍの書き込み用ビット線放電回路の従来例として、特開
平７−１２２０７４号公報に記載されたものが知られて
いる。図２にその回路を示す。
Ｍの書き込み用ビット線放電回路の従来例として、特開
平７−１２２０７４号公報に記載されたものが知られて
いる。図２にその回路を示す。
【０００３】M1〜Mmnはメモリセル、W1〜Wmはワード
線、BL0〜BL1nはビット線、DCGは書き込み用ビット線放
電回路である。ビット線対毎に設けられている書き込み
用ビット線放電回路の構成は、ｎＭＯＳトランジスタQY
W0とQWD0が縦積み２段であり、QYW0のドレインがビット
線BL0に接続され、また、ｎＭＯＳトランジスタQYW1とQ
WD1が縦積み２段であり、QYW1のドレインがビット線BL1
に接続されている構成である。そして、上記トランジス
タQYW0とQYW1のゲートが列書き込み許可信号YWで共通に
駆動され、トランジスタQWD0のゲートが０データ書き込
み信号WD0で駆動され、トランジスタQWD1のゲートが１
データ書き込み信号WD1で駆動されている。 読み出し
動作時は、これらの信号が低電位（以下、Ｌレベル）で
あるため、書き込み用ビット線放電回路のｎＭＯＳトラ
ンジスタが全て非導通（以下、オフ）であり、ビット線
は放電されない。一方、書き込み動作時は、列書き込み
許可信号YWが高電位（以下、Ｈレベル）で、さらに例え
ば、０データ書き込み信号WD0がＨレベルで、１データ
書き込み信号WD1がＬレベルの場合、トランジスタQYW0
とQWD0が導通（以下、オン）し、ビット線BL0が放電さ
れてメモリセルに０データが書き込まれる。また、１デ
ータ書き込み信号WD1がＨレベルで、０データ書き込み
信号WD0がＬレベルの場合、トランジスタQYW1とQWD1が
オンし、ビット線BL1が放電されてメモリセルに１デー
タが書き込まれる。
線、BL0〜BL1nはビット線、DCGは書き込み用ビット線放
電回路である。ビット線対毎に設けられている書き込み
用ビット線放電回路の構成は、ｎＭＯＳトランジスタQY
W0とQWD0が縦積み２段であり、QYW0のドレインがビット
線BL0に接続され、また、ｎＭＯＳトランジスタQYW1とQ
WD1が縦積み２段であり、QYW1のドレインがビット線BL1
に接続されている構成である。そして、上記トランジス
タQYW0とQYW1のゲートが列書き込み許可信号YWで共通に
駆動され、トランジスタQWD0のゲートが０データ書き込
み信号WD0で駆動され、トランジスタQWD1のゲートが１
データ書き込み信号WD1で駆動されている。 読み出し
動作時は、これらの信号が低電位（以下、Ｌレベル）で
あるため、書き込み用ビット線放電回路のｎＭＯＳトラ
ンジスタが全て非導通（以下、オフ）であり、ビット線
は放電されない。一方、書き込み動作時は、列書き込み
許可信号YWが高電位（以下、Ｈレベル）で、さらに例え
ば、０データ書き込み信号WD0がＨレベルで、１データ
書き込み信号WD1がＬレベルの場合、トランジスタQYW0
とQWD0が導通（以下、オン）し、ビット線BL0が放電さ
れてメモリセルに０データが書き込まれる。また、１デ
ータ書き込み信号WD1がＨレベルで、０データ書き込み
信号WD0がＬレベルの場合、トランジスタQYW1とQWD1が
オンし、ビット線BL1が放電されてメモリセルに１デー
タが書き込まれる。
【０００４】
【発明が解決しようとする課題】この様に書き込み動作
が行なわれるが、ビット線の容量性負荷が大きいこと
と、放電回路がｎＭＯＳトランジスタの縦積み２段の構
成であることのために、従来方式ではビット線を高速に
放電するために、放電用ｎＭＯＳトランジスタとしてサ
イズが大きいものを使用する必要があった。このため、
大きいレイアウト面積が必要であった。
が行なわれるが、ビット線の容量性負荷が大きいこと
と、放電回路がｎＭＯＳトランジスタの縦積み２段の構
成であることのために、従来方式ではビット線を高速に
放電するために、放電用ｎＭＯＳトランジスタとしてサ
イズが大きいものを使用する必要があった。このため、
大きいレイアウト面積が必要であった。
【０００５】本発明の目的は、放電回路の放電用ｎＭＯ
Ｓトランジスタを縦積み１段の構成とすることにより、
サイズが小さい放電用ｎＭＯＳトランジスタの使用を可
能にし、大きいレイアウト面積が不要で、かつ、従来と
同じく高速でビット線の放電が可能な半導体記憶装置を
提供することにある。
Ｓトランジスタを縦積み１段の構成とすることにより、
サイズが小さい放電用ｎＭＯＳトランジスタの使用を可
能にし、大きいレイアウト面積が不要で、かつ、従来と
同じく高速でビット線の放電が可能な半導体記憶装置を
提供することにある。
【０００６】
【課題を解決するための手段】上記目的は、複数のワー
ド線W1〜Wmと、複数のビット線対BL0,BL1〜BL0n,BL1nの
交点に、メモリセルM1〜Mmnが配置されているメモリセ
ルアレイがあり、該ビット線対毎に設けられている書き
込み用ビット線放電回路DCGを有する半導体記憶装置に
おいて、該書き込み用ビット線放電回路が、ビット線対
の内の一方のビット線BL0にドレインが接続されている
ｎ形電界効果トランジスタ(ｎＭＯＳトランジスタ)QWD0
と、他方のビット線BL1にドレインが接続されているｎ
ＭＯＳトランジスタQWD1を有し、１データ書き込み信号
WD1と列書き込み許可信号YWを入力とする論理回路N1の
出力で、上記一方のｎＭＯＳトランジスタQWD1のゲート
を駆動し、また０データ書き込み信号WD0と列書き込み
許可信号YWを入力とする他の論理回路N0の出力で、他方
のｎＭＯＳトランジスタQWD0のゲートを駆動することで
達成される。
ド線W1〜Wmと、複数のビット線対BL0,BL1〜BL0n,BL1nの
交点に、メモリセルM1〜Mmnが配置されているメモリセ
ルアレイがあり、該ビット線対毎に設けられている書き
込み用ビット線放電回路DCGを有する半導体記憶装置に
おいて、該書き込み用ビット線放電回路が、ビット線対
の内の一方のビット線BL0にドレインが接続されている
ｎ形電界効果トランジスタ(ｎＭＯＳトランジスタ)QWD0
と、他方のビット線BL1にドレインが接続されているｎ
ＭＯＳトランジスタQWD1を有し、１データ書き込み信号
WD1と列書き込み許可信号YWを入力とする論理回路N1の
出力で、上記一方のｎＭＯＳトランジスタQWD1のゲート
を駆動し、また０データ書き込み信号WD0と列書き込み
許可信号YWを入力とする他の論理回路N0の出力で、他方
のｎＭＯＳトランジスタQWD0のゲートを駆動することで
達成される。
【０００７】
【発明の実施の形態】図１に本発明の第１の実施例を示
す。本実施例の書き込み用ビット線放電回路DCGは、ビ
ット線対の内の一方のビット線BL0にドレインが接続さ
れているｎＭＯＳトランジスタQWD0と、他方のビット線
BL1にドレインが接続されているｎＭＯＳトランジスタQ
WD1があり、０データ書き込み信号WD0と列書き込み許可
信号YWを入力とするＮＯＲ形論理回路N01の出力で、上
記一方のｎＭＯＳトランジスタQWD0のゲートが駆動さ
れ、また１データ書き込み信号WD1と列書き込み許可信
号YWを入力とするＮＯＲ形論理回路N11の出力で、他方
のｎＭＯＳトランジスタQWD1のゲートが駆動されている
構成である。
す。本実施例の書き込み用ビット線放電回路DCGは、ビ
ット線対の内の一方のビット線BL0にドレインが接続さ
れているｎＭＯＳトランジスタQWD0と、他方のビット線
BL1にドレインが接続されているｎＭＯＳトランジスタQ
WD1があり、０データ書き込み信号WD0と列書き込み許可
信号YWを入力とするＮＯＲ形論理回路N01の出力で、上
記一方のｎＭＯＳトランジスタQWD0のゲートが駆動さ
れ、また１データ書き込み信号WD1と列書き込み許可信
号YWを入力とするＮＯＲ形論理回路N11の出力で、他方
のｎＭＯＳトランジスタQWD1のゲートが駆動されている
構成である。
【０００８】本実施例の場合、読み出し動作時は、これ
らの信号YW,WD0,WD1がＨレベルに駆動され、ＮＯＲ形論
理回路N01,N11の出力が共にＬレベルとなり、ｎＭＯＳ
トランジスタQWD0,QWD1は共にオフとなりビット線BL0,B
L1は共に放電されない。一方、書き込み動作時は、列書
き込み許可信号YWがＬレベルに駆動され、さらに例え
ば、０データ書き込み信号WD0がＬレベルで、１データ
書き込み信号WD1がＨレベルに駆動される場合、ＮＯＲ
形論理回路N01の出力がＨレベルとなり、ｎＭＯＳトラ
ンジスタQWD0がオンし、ビット線BL0が放電されてメモ
リセルに書き込みが行なわれる。なお、ＮＯＲ形論理回
路N11の出力はＬレベルとなり、ｎＭＯＳトランジスタQ
WD1がオフのため、ビット線BL1は放電されない。
らの信号YW,WD0,WD1がＨレベルに駆動され、ＮＯＲ形論
理回路N01,N11の出力が共にＬレベルとなり、ｎＭＯＳ
トランジスタQWD0,QWD1は共にオフとなりビット線BL0,B
L1は共に放電されない。一方、書き込み動作時は、列書
き込み許可信号YWがＬレベルに駆動され、さらに例え
ば、０データ書き込み信号WD0がＬレベルで、１データ
書き込み信号WD1がＨレベルに駆動される場合、ＮＯＲ
形論理回路N01の出力がＨレベルとなり、ｎＭＯＳトラ
ンジスタQWD0がオンし、ビット線BL0が放電されてメモ
リセルに書き込みが行なわれる。なお、ＮＯＲ形論理回
路N11の出力はＬレベルとなり、ｎＭＯＳトランジスタQ
WD1がオフのため、ビット線BL1は放電されない。
【０００９】この様に、図２に示す従来の書き込み用ビ
ット線放電回路のｎＭＯＳトランジスタが縦積み２段
（左右で計４個のｎＭＯＳトランジスタ）で構成されて
いたのに対し、本実施例では、ｎＭＯＳトランジスタが
縦積み１段（左右で計２個のｎＭＯＳトランジスタ）で
構成されている。
ット線放電回路のｎＭＯＳトランジスタが縦積み２段
（左右で計４個のｎＭＯＳトランジスタ）で構成されて
いたのに対し、本実施例では、ｎＭＯＳトランジスタが
縦積み１段（左右で計２個のｎＭＯＳトランジスタ）で
構成されている。
【００１０】例えば、図２のｎＭＯＳトランジスタQWD
0、QWD1、QYW0、QYW1のゲート幅がそれぞれ18μｍで構
成されているとすると、ＭＯＳトランジスタの総ゲート
幅は、72μｍとなる。
0、QWD1、QYW0、QYW1のゲート幅がそれぞれ18μｍで構
成されているとすると、ＭＯＳトランジスタの総ゲート
幅は、72μｍとなる。
【００１１】一方、本実施例において従来の書き込み用
ビット線放電回路と同じ放電特性を得るには、図１のｎ
ＭＯＳトランジスタQWD0、QWD1のゲート幅はそれぞれ9
μｍで構成でき、ｎＭＯＳトランジスタの総ゲート幅は
18μｍで構成できる。
ビット線放電回路と同じ放電特性を得るには、図１のｎ
ＭＯＳトランジスタQWD0、QWD1のゲート幅はそれぞれ9
μｍで構成でき、ｎＭＯＳトランジスタの総ゲート幅は
18μｍで構成できる。
【００１２】すなわち、ｎＭＯＳトランジスタの合計サ
イズが従来の１／４の大きさで、従来と同じ放電特性を
得ることができる。
イズが従来の１／４の大きさで、従来と同じ放電特性を
得ることができる。
【００１３】本実施例では、ＮＯＲ形論理回路N01,N11
が新たに設けられているが、これらはサイズの小さいト
ランジスタで構成される。サイズの大きいトランジスタ
で構成すると、駆動力のロスが大きくなるからである。
が新たに設けられているが、これらはサイズの小さいト
ランジスタで構成される。サイズの大きいトランジスタ
で構成すると、駆動力のロスが大きくなるからである。
【００１４】例えば、ＮＯＲ形論理回路N01,N11は、そ
れぞれ図４（ａ）に示す回路で構成することができる。
図４（ａ）のＮＯＲ形論理回路は、IN1とIN2とを入力と
し、OUTを出力とするものである。
れぞれ図４（ａ）に示す回路で構成することができる。
図４（ａ）のＮＯＲ形論理回路は、IN1とIN2とを入力と
し、OUTを出力とするものである。
【００１５】図１のＮＯＲ形論理回路N01,N11に図４
（ａ）のＮＯＲ形論理回路を用いた場合を考える。図１
のｎＭＯＳトランジスタQWD0、QWD1のゲート幅をそれぞ
れ9μｍとした場合に、図４（ａ）におけるｎＭＯＳト
ランジスタ及びｐＭＯＳトランジスタのゲート幅は、駆
動力のロスが大きくならない程度のサイズ、例えば、ｎ
ＭＯＳトランジスタ及びｐＭＯＳトランジスタのゲート
幅をそれぞれ0.6μｍ程度及び2.4μｍ程度で構成でき
る。従って、ＮＯＲ形論理回路N01,N11の総ゲート幅
は、それぞれ6.0μｍ程度で構成でき、本実施例の書き
込み用ビット線放電回路におけるＭＯＳトランジスタの
総ゲート幅は、30μｍ程度で構成できる。
（ａ）のＮＯＲ形論理回路を用いた場合を考える。図１
のｎＭＯＳトランジスタQWD0、QWD1のゲート幅をそれぞ
れ9μｍとした場合に、図４（ａ）におけるｎＭＯＳト
ランジスタ及びｐＭＯＳトランジスタのゲート幅は、駆
動力のロスが大きくならない程度のサイズ、例えば、ｎ
ＭＯＳトランジスタ及びｐＭＯＳトランジスタのゲート
幅をそれぞれ0.6μｍ程度及び2.4μｍ程度で構成でき
る。従って、ＮＯＲ形論理回路N01,N11の総ゲート幅
は、それぞれ6.0μｍ程度で構成でき、本実施例の書き
込み用ビット線放電回路におけるＭＯＳトランジスタの
総ゲート幅は、30μｍ程度で構成できる。
【００１６】上述のように、本実施例と同等の放電特性
をもつ従来の書き込み用ビット線放電回路のＭＯＳトラ
ンジスタの総ゲート幅は72μｍであるから、本実施例の
書き込み用ビット線放電回路のトータル面積は、従来の
それより低減することができる。
をもつ従来の書き込み用ビット線放電回路のＭＯＳトラ
ンジスタの総ゲート幅は72μｍであるから、本実施例の
書き込み用ビット線放電回路のトータル面積は、従来の
それより低減することができる。
【００１７】逆に、本実施例の書き込み用ビット線放電
回路におけるＭＯＳトランジスタの総ゲート幅を従来の
それと同一にした場合には、本実施例の書き込み用ビッ
ト線放電回路は、従来のそれに比べ、高速に放電をする
ことができる。
回路におけるＭＯＳトランジスタの総ゲート幅を従来の
それと同一にした場合には、本実施例の書き込み用ビッ
ト線放電回路は、従来のそれに比べ、高速に放電をする
ことができる。
【００１８】次に第２の実施例を図３に示す。本実施例
は図１に示す第１の実施例と比べ、書き込み用ビット線
放電回路DCG内の論理回路N0,N1の構成が異なる。すなわ
ち、論理回路N0が０データ書き込み信号WD0と列書き込
み許可信号YWを入力とするＮＡＮＤ形論理回路N02と、
その出力を入力とするインバータN03で構成され、他の
論理回路N1が１データ書き込み信号WD1と列書き込み許
可信号YWを入力とするＮＡＮＤ形論理回路N12と、その
出力を入力とするインバータN13で構成されている。本
実施例における読み出し動作、及び書き込み動作は、信
号YW,WD0,WD1の極性を第１の実施例の場合と逆で考える
ことで達成される。
は図１に示す第１の実施例と比べ、書き込み用ビット線
放電回路DCG内の論理回路N0,N1の構成が異なる。すなわ
ち、論理回路N0が０データ書き込み信号WD0と列書き込
み許可信号YWを入力とするＮＡＮＤ形論理回路N02と、
その出力を入力とするインバータN03で構成され、他の
論理回路N1が１データ書き込み信号WD1と列書き込み許
可信号YWを入力とするＮＡＮＤ形論理回路N12と、その
出力を入力とするインバータN13で構成されている。本
実施例における読み出し動作、及び書き込み動作は、信
号YW,WD0,WD1の極性を第１の実施例の場合と逆で考える
ことで達成される。
【００１９】本実施例のN02、N12は、例えば、図４
（ｂ）に示す回路で構成でき、インバータN03、N13は、
例えば、図４（ｃ）に示す回路で構成できる。図４
（ｂ）のＮＡＮＤ形論理回路は、IN1とIN2とを入力と
し、OUTを出力とし、図４（ｃ）のインバータは、INを
入力とし、OUTを出力とする。
（ｂ）に示す回路で構成でき、インバータN03、N13は、
例えば、図４（ｃ）に示す回路で構成できる。図４
（ｂ）のＮＡＮＤ形論理回路は、IN1とIN2とを入力と
し、OUTを出力とし、図４（ｃ）のインバータは、INを
入力とし、OUTを出力とする。
【００２０】図３のＮＡＮＤ形論理回路N02、N12及びイ
ンバータN03、N13として、図４（ｂ）のＮＡＮＤ形論理
回路及び図４（ｃ）のインバータを用いた場合を考え
る。第１の実施例の場合と同様に、図３のｎＭＯＳトラ
ンジスタQWD0、QWD1のゲート幅をそれぞれ9μｍとした
場合に、図４（ｂ）におけるｎＭＯＳトランジスタ及び
ｐＭＯＳトランジスタのゲート幅は、それぞれ0.6μｍ
程度で構成でき、図４（ｃ）におけるｎＭＯＳトランジ
スタ及びｐＭＯＳトランジスタのゲート幅は、それぞれ
0.6μｍ程度及び1.2μｍ程度で構成できる。従って、Ｎ
ＯＲ形論理回路N01,N11の総ゲート幅は、それぞれ2.4μ
ｍ程度、インバータN03、N13の総ゲート幅は、それぞれ
1.8μｍ程度で構成でき、本実施例の書き込み用ビット
線放電回路におけるＭＯＳトランジスタの総ゲート幅
は、26.4μｍ程度で構成できる。
ンバータN03、N13として、図４（ｂ）のＮＡＮＤ形論理
回路及び図４（ｃ）のインバータを用いた場合を考え
る。第１の実施例の場合と同様に、図３のｎＭＯＳトラ
ンジスタQWD0、QWD1のゲート幅をそれぞれ9μｍとした
場合に、図４（ｂ）におけるｎＭＯＳトランジスタ及び
ｐＭＯＳトランジスタのゲート幅は、それぞれ0.6μｍ
程度で構成でき、図４（ｃ）におけるｎＭＯＳトランジ
スタ及びｐＭＯＳトランジスタのゲート幅は、それぞれ
0.6μｍ程度及び1.2μｍ程度で構成できる。従って、Ｎ
ＯＲ形論理回路N01,N11の総ゲート幅は、それぞれ2.4μ
ｍ程度、インバータN03、N13の総ゲート幅は、それぞれ
1.8μｍ程度で構成でき、本実施例の書き込み用ビット
線放電回路におけるＭＯＳトランジスタの総ゲート幅
は、26.4μｍ程度で構成できる。
【００２１】従って、本実施例の場合も、書き込み用ビ
ット線放電回路のトータル面積は、従来のそれより低減
することができる。
ット線放電回路のトータル面積は、従来のそれより低減
することができる。
【００２２】逆に、本実施例の書き込み用ビット線放電
回路におけるＭＯＳトランジスタの総ゲート幅を従来の
それと同一にした場合には、実施例の書き込み用ビット
線放電回路は、従来のそれに比べ、高速に放電すること
ができる。
回路におけるＭＯＳトランジスタの総ゲート幅を従来の
それと同一にした場合には、実施例の書き込み用ビット
線放電回路は、従来のそれに比べ、高速に放電すること
ができる。
【００２３】
【発明の効果】以上の様に、ビット線対毎に設けられて
いる書き込み用ビット線放電回路のｎＭＯＳトランジス
タが、従来は縦積み２段（左右で計４個のトランジス
タ）で構成されていたのに対し、本発明では、ｎＭＯＳ
トランジスタが縦積み１段（左右で計２個のトランジス
タ）で構成されている。この場合、ｎＭＯＳトランジス
タの合計サイズが従来の１／４の大きさで、従来と同じ
放電特性を得ることができる。本発明では、論理回路N
0,N1が新たに設けられているが、これらはサイズの小さ
いトランジスタで構成できるため、書き込み用ビット線
放電回路のトータル面積を従来より低減した半導体記憶
装置を提供することができる。
いる書き込み用ビット線放電回路のｎＭＯＳトランジス
タが、従来は縦積み２段（左右で計４個のトランジス
タ）で構成されていたのに対し、本発明では、ｎＭＯＳ
トランジスタが縦積み１段（左右で計２個のトランジス
タ）で構成されている。この場合、ｎＭＯＳトランジス
タの合計サイズが従来の１／４の大きさで、従来と同じ
放電特性を得ることができる。本発明では、論理回路N
0,N1が新たに設けられているが、これらはサイズの小さ
いトランジスタで構成できるため、書き込み用ビット線
放電回路のトータル面積を従来より低減した半導体記憶
装置を提供することができる。
【図１】本発明の第１の実施例を示す図。
【図２】従来例を示す図。
【図３】本発明の第２の実施例を示す図。
【図４】本発明の第１の実施例及び第２の実施例におけ
る論理回路の具体的構成例を示す図。
る論理回路の具体的構成例を示す図。
DCG…書き込み用ビット線放電回路、W1〜Wm…ワード
線、BL0〜BL1n…ビット線、M1〜Mmn…メモリセル、IN1,
IN2,IN…入力信号、OUT…出力信号。
線、BL0〜BL1n…ビット線、M1〜Mmn…メモリセル、IN1,
IN2,IN…入力信号、OUT…出力信号。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 楠 武志 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内
Claims (3)
- 【請求項１】ワード線と、上記ワード線と交差するデー
タ線対と、上記ワード線と上記データ線対との交点に設
けられたメモリセルと、上記メモリセルに所定の情報を
書き込む書き込み信号を伝送する書き込み信号線と、上
記メモリセルへの上記所定の情報の書き込みを制御する
制御信号を伝送する制御信号線とを有する半導体記憶装
置において、 そのソース・ドレイン経路が上記ビット線対の一方のビ
ット線と所定の電位との間に形成され、上記一方のビッ
ト線を放電させる第１のＭＯＳトランジスタと、 そのソース・ドレイン経路が上記ビット線対の他方のビ
ット線と上記所定の電位との間に形成され、上記他方の
ビット線を放電させる第２のＭＯＳトランジスタと、 上記書き込み信号線と上記制御信号線と上記第１のＭＯ
Ｓトランジスタのゲートと上記第２のＭＯＳトランジス
タのゲートとに接続され、上記書き込み信号と上記制御
信号とに応じて上記第１ＭＯＳトランジスタ又は上記第
２のＭＯＳトランジスタの何れか一方のゲートを駆動さ
せる駆動回路とを有することを特徴とする半導体記憶装
置。 - 【請求項２】上記駆動回路は、上記書き込み信号線と上
記制御信号線と上記第１のＭＯＳトランジスタの上記ゲ
ートとに接続された論理回路を有することを特徴とする
請求項１に記載の半導体記憶装置。 - 【請求項３】上記論理回路は、ＮＡＮＤ型論理回路であ
ることを特徴とする請求項２に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8242923A JPH1092183A (ja) | 1996-09-13 | 1996-09-13 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8242923A JPH1092183A (ja) | 1996-09-13 | 1996-09-13 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1092183A true JPH1092183A (ja) | 1998-04-10 |
Family
ID=17096228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8242923A Pending JPH1092183A (ja) | 1996-09-13 | 1996-09-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1092183A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100303364B1 (ko) * | 1999-06-29 | 2001-11-01 | 박종섭 | 서브 워드라인 구동 회로 |
| JP2006323950A (ja) * | 2005-05-20 | 2006-11-30 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
-
1996
- 1996-09-13 JP JP8242923A patent/JPH1092183A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100303364B1 (ko) * | 1999-06-29 | 2001-11-01 | 박종섭 | 서브 워드라인 구동 회로 |
| JP2006323950A (ja) * | 2005-05-20 | 2006-11-30 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
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