JPH0754930B2 - デ−タ信号速度変換回路 - Google Patents

デ−タ信号速度変換回路

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JPH0754930B2
JPH0754930B2 JP62210327A JP21032787A JPH0754930B2 JP H0754930 B2 JPH0754930 B2 JP H0754930B2 JP 62210327 A JP62210327 A JP 62210327A JP 21032787 A JP21032787 A JP 21032787A JP H0754930 B2 JPH0754930 B2 JP H0754930B2
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JP
Japan
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data
fixed pattern
speed conversion
output
conversion circuit
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JP62210327A
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JPS6454949A (en
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暁夫 ▲鯖▼戸
隆征 小林
清一郎 志垣
顕一 黒川
典秀 露木
敏朗 杉元
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NEC Corp
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NEC Corp
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、２個のFIFO（先入れ先出しメモリ）を用い
て、入出力で速度の異なるデータの書き込み読み出しを
行うダブルバッファ方式のデータ信号速度変換回路に関
するものである。
〔従来の技術とその問題点〕
従来、この種のデータ信号速度変換回路では、メモリへ
の書き込みは有効データについつてのみしか行われてい
なかった。
したがって、書き込まれる有効データが読み出されるデ
ータに対して少ない場合に、メモリ内の有効データが書
き込まれていない領域から読み出されるデータとしては
何が出力されるか分からない（不定データ出力）。この
ため、誤同期等の弊害が起こるという問題点があった。
本発明の目的は、上述のような問題点を解決したデータ
信号速度変換回路を提供することにある。
〔問題点を解決するための手段〕
本発明は、入出力で速度の異なるデータの書き込み読み
出しを行うダブルバッファ方式のデータ信号速度変換回
路において、 ２個のFIFOと、 固定パターンを発生する固定パターン発生器と、 入力データと前記固定パターン発生器からの固定パター
ンを選択し前記FIFOにそれぞれに出力する２個の選択回
路と、 前記FIFOの出力のいずれかを選択する選択回路を有する
ことを特徴としている。
本発明のよれば、有効データ数が読み出しデータ数に対
して少ない場合に生じる余剰ビットに固定パターンを書
き込みおよびこれを読み出すようにすることによって、
不定データの出力がないようにしている。
〔実施例〕
次に、本発明の実施例について図面を参照して説明す
る。
第１図は本発明の一実施例を示す図である。このデータ
信号速度変換回路は、固定パターンを発生する固定パタ
ーン発生器１と、入力データの有効データまたは固定パ
ターンを選択する選択回路2,3と、選択回路２の選択デ
ータを記憶するFIFO4と、選択回路３の選択データを記
憶するFIFO5と、FIFO4または５の出力データを選択する
選択回路６とを有している。
次に、本実施例の動作を説明する。
選択回路６がFOFI4の出力データ105を選択して出力デー
タ107として出力している時、FIFO4では選択回路２によ
り選択された固定パターン発生器１からの固定パターン
102を書き込む。このときFIFO5では、選択回路３により
選択された入力データ101の有効データのみを選択デー
タ104として書き込む。
FIFO4からのデータ出力を終えると、選択回路６はFIFO5
の出力データ106を選択する。またこれと同時に、FIFO5
は選択回路３により選択された固定パターン発生器１か
らの固定パターン102を書き込み始め、FIFO4では、選択
回路２により選択された入力データ101中の有効データ
を選択データ103として書き込み始める。すなわち、各F
IFO4,5では、先ほどとは逆の動作を行う。
以上の動作を繰り返し行うわけであるが、各FIFO4,5へ
は、入力データ101の有効データが書き込まれる前に固
定パターン発生器１からの固定パターン102が書き込ま
れているため、有効データ数が出力データ数より少ない
場合、出力データは書き込まれた有効データの他に、固
定パターン発生器１からの固定パターンが出力されるこ
ととなる。
〔発明の効果〕
以上説明したように本発明によれば、有効データを書き
込む前に固定パターンを書き込むことにより不定データ
出力がなくなり、誤同期等の弊害を防止することができ
る。
【図面の簡単な説明】
第１図は本発明の一実施例を示す図である。 １……固定パターン発生器 2,3,6……選択回路 4,5……FIFO 101……入力データ 102……固定パターン 103,104……選択データ 105,106,107……出力データ
フロントページの続き (72)発明者 志垣 清一郎 東京都港区西新橋３丁目20番４号 日本電 気エンジニアリング株式会社内 (72)発明者 黒川 顕一 東京都港区西新橋３丁目20番４号 日本電 気エンジニアリング株式会社内 (72)発明者 露木 典秀 東京都港区西新橋３丁目20番４号 日本電 気エンジニアリング株式会社内 (72)発明者 杉元 敏朗 東京都港区西新橋３丁目20番４号 日本電 気エンジニアリング株式会社内 審査官 清水 康志 (56)参考文献 特開 昭57−60508（ＪＰ，Ａ) 特開 昭61−281636（ＪＰ，Ａ) 特開 昭57−184354（ＪＰ，Ａ) 特開 昭61−281635（ＪＰ，Ａ)

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】入出力で速度の異なるデータの書き込み読
    み出しを行うダブルバッファ方式のデータ信号速度変換
    回路において、 ２個のFIFOと、 固定パターンを発生する固定パターン発生器と、 入力データと前記固定パターン発生器からの固定パター
    ンを選択し前記FIFOにそれぞれに出力する２個の選択回
    路と、 前記FIFOの出力のいずれかを選択する選択回路を有する
    ことを特徴とするデータ信号速度変換回路。
JP62210327A 1987-08-26 1987-08-26 デ−タ信号速度変換回路 Expired - Lifetime JPH0754930B2 (ja)

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JPS6454949A JPS6454949A (en) 1989-03-02
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5760508A (en) * 1980-09-26 1982-04-12 Victor Co Of Japan Ltd Signal processor for pcm signal
JPS61281636A (ja) * 1985-05-29 1986-12-12 Kenwood Corp 時分割多重伝送方式

Also Published As

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JPS6454949A (en) 1989-03-02

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