JPH01103037A - ディジタル信号の中継装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル通信方式に利用する。特に、フレ
ーム同期方式のドロップおよびインサージョン手段に関
する。　。

〔概要〕

本発明は、特定信号が挿入されている信号列からこの特
定信号を抽出し、この特定信号が抽出された信号列に特
定信号を挿入する中ｉ装置において、 特定信号が抽出された信号列をいったん記憶し、これを
到来したクロック信号に相当のクロック信７号をＰＬＬ
回路で生成し、このクロック信号を分周した信号に基づ
き記憶した信号列を読出してこの信号列に特定信号を挿
入することにより、簡単な構成の回路で動作の安定化を
図ることができるようにしたものである。

〔従来の技術〕

信号に含まれる補助信号をドロップおよびインサージョ
ンする手段は中継器で用いられている。

第２図は従来の中継器で用いられているドロップおよび
インサージョン手段の回路構成図である。

クロック信号ｇに基づきＮ分周回路７でＮ相りロック信
号ｅを生成し、このＮ相りロック信号ｅに基づき直列並
列変換回路１で伝送路から人力したデータ信号ａを並列
信号すに分割し、この並列信号すは同期回路６およびド
ロップ回路２に出力される。ドロップ回路２とインサー
ジョン回路４との間に主信号が通り、補助信号がインサ
ージョンされた信号が並列直列変換回路５を通って伝送
路に送出される。

〔発明が解決しようとする問題点〕

このような従来例では、ドロップ回路２およびインサー
ジョン回路４で補助信号が抜取られまた挿入された信号
の多重化を並列直列変換回路５でＮ分周回路７で作った
Ｎ相りロック信号ｅに基づき多重化を行い、クロック信
号ｇでリタイミングをとる。したがって、Ｎ相りロック
信号ｅのわずかな遅れまたはデユーティのくるいなどが
原因になって多重化が極めて困難になる。次に、同期が
はずれたりまた伝送路からのクロック信号ｄが断になっ
たときには、発振器９からクロック信号Ｊを供給し、補
助信号などを送る。ここで、発振器９からのクロック信
号］は選択回路１１で制御信号Ｃに基づき選択されてク
ロック信号ｇになる。このクロック信号ｇはＮ分周回路
１０でＮ分周されＮ相りロック信号ｍになり、インサー
ジョン回路４に入り、補助信号を含んだ並列信号すを送
出し、並列直列変換回路５を通って伝送路に送出される
。

ここで定常動作時と同期はずれ時との回路構成が変わっ
ているので、回路構成が複雑になり、また、伝送路から
のクロック信号ｄと発振器９からのクロック信号ｊを選
択回路１１に加えなければならず、クロック信号の波形
形状が変わる可能性があり、デユーティの変化などが生
ずる欠点がある。

本発明はこのような欠点を除去するもので、回路構成が
簡単で動作が安定したディジタル信号の中継装置を提供
することを目的とする。

〔問題点を解決するための手段〕

本発明は、自回路の出力するクロック信号と伝送路を経
由して到来するクロック信号を分周した分周クロック信
号との位相比較結果に基づき制御される発振器からのク
ロック信号を分周して新たな分周クロック信号を生成す
るＰＬＬクロック生成手役および抽出手段が出力する並
列信号が上記分周クロック信号に基づき書込まれ、上記
クロック生成手段で生成された分周クロック信号に基づ
き読出された並列信号が挿入手段に与えられるメモリ回
路を備えたことを特徴とする。

〔作用〕

特定信号が抽出された並列信号は、伝送路を経由して到
来したクロック信号を分周した分周クロック信号でメモ
リに書込まれ、このメモリから読出された並列信号に特
定信号が挿入される。この読出し時に基準になるクロッ
ク信号は、メモリの書込みに利用された分周クロックと
位相の一致したクロック信号を発生する手段で生成され
る。

〔実施例〕

以下、本発明の一実施例を図面に基づき説明する。第１
図は、この実施例の構成を示すブロック構成図である。

この実施例は、第１図に示すように、直列ディジタル信
号列が伝送される基幹伝送路に挿入され、この直列信号
列をこの伝送路を経由して到来するクロック信号を分周
した分周クロック信号に基づき並列信号に変換する第一
変換手段である直列並列変換回路１と、この第−変換手
段で変換された並列信号から特定信号を抽出する抽出手
段であるドロップ回ｖ＆２と、この抽出手段を経由した
並列信号に特定信号を挿入する挿入手段であるインサー
ジョン回路４と、この挿入手段を経由した並列信号を上
記分周クロック信号に相当の新たな分周クロック信号に
基づき直列信号に変換する第二変換手段である並列直列
変換回路５と、自回路の出力するクロック信号と上記分
周クロック信号との位相比較結果に基づき制御される発
振器からのクロック信号を分周して上記新たな分周クロ
ック信号を生成するＰＬＬクロック生成手段である位相
比較回路８、発振器９およびＮ分周回路１０と、上記抽
出手段が出力する並列信号が上記分周クロック信号に基
づき書込まれ、上記クロック生成手段で生成された分周
クロック信号に基づき読出された並列信号が上記挿入手
段に与えられるメモリ回路３とを備える。

データ信号ａは、Ｎ分周回路７でＮ分周されたＮ相りロ
ック信号ｅに基づき直列並列変換回路１でＮ個の並列信
号すに変換される。この並列信号すは同期回路６および
ドロップ回路２に人力される。同期回路６から出力され
る制御信号ＣはＮ分周回路７に人力される。ドロップ回
路２で補助信号が検出され、並列信号すはメモリ回路３
に送出され、Ｎ分周されたＮ相りロック信号ｅを書込み
クロックとしてメモリ回路３に書込まれる。Ｎ相りロッ
ク信号にで読出された並列信号すはインサージョン回路
４に入力し、補助信号を含んで並列直列変換回路５に入
力する。ここで、Ｎ相りロック信号にはＮ相りロック信
号ｅと共に位相比較回路８に人力し、位相制御信号りと
して発振器９に人力する。発振器９から出力されたクロ
ック信号ＪはＮ分周回路１０に入力し、Ｎ相りロック信
号にとしてフィードバックされる。

ここで、発振器９で生成されるクロック信号Ｊの周波数
は伝送路からのクロック信号ｄと同じ周波数である。ま
た、Ｎ相りロック信号には並列直列変換回路５に人力し
、並列信号すを多重化する。

また、発振器９から出力されたクロック信号Ｊは直接に
並列直列変換回路５に人力して多重化された信号のりタ
イミングをとり、並列信号すはデータ信号ａ′になり、
伝送路に送出される。

〔発明の効果〕

本発明は、以上説明したように、高周波回路で問題にな
る素子の動作速度を抑え安定な回路構成を可能とし、Ｌ
ＳＩ化が容易に図れる効果がある。

また、ＰＬＬ回路によりメモリ部での読出しクロックは
書込みクロックとの位相差が固定されるので、安定した
同期がとれる効果がある。また、メモリ回路が含まれて
いるので、メモリ前のデータ信号のジッタなどの吸収に
も寄与する効果がある。

【図面の簡単な説明】

第１図は、本発明実施例の構成を示すブロック構成図。 第２図は、従来例の構成を示すブロック構成図。 １・・・直列並列変換回路、２・・・ドロップ回路、３
・・・メモリ回路、４・・・インサージョン回路、５・
・・並列直列変換回路、６・・・同期回路、７．１０・
・・Ｎ分周回路、訃・・位相比較回路、９・・・発振器
、１１・・・選択回路、ａ、ａ’・・・データ信号、ｂ
・・・並列信号、Ｃ・・・制御信号、ｄ、ｇＳｊ・・・
クロック信号、ｅ、ｋ・・・Ｎ相りロック信号、ｈ・・
・位相制御信号、ｍ・・・Ｎ相りロック信号（同期はず
れ時）。

Claims (1)

【特許請求の範囲】
1. （１）直列ディジタル信号列が伝送される基幹伝送路に
   挿入され、この直列信号列をこの伝送路を経由して到来
   するクロック信号を分周した分周クロック信号に基づき
   並列信号に変換する第一変換手段（１）、この第一変換
   手段で変換された並列信号から特定信号を抽出する抽出
   手段（２）、この抽出手段を経由した並列信号に特定信
   号を挿入する挿入手段（４）およびこの挿入手段を経由
   した並列信号を上記分周クロック信号に相当の新たな分
   周クロック信号に基づき直列信号に変換する第二変換手
   段（５）を備えたディジタル信号の中継装置において、 自回路の出力するクロック信号と上記分周クロック信号
   との位相比較結果に基づき制御される発振器からのクロ
   ック信号を分周して上記新たな分周クロック信号を生成
   するＰＬＬクロック生成手段（８、９、１０）と、 上記抽出手段が出力する並列信号が上記分周クロック信
   号に基づき書込まれ、上記クロック生成手段で生成され
   た分周クロック信号に基づき読出された並列信号が上記
   挿入手段に与えられるメモリ回路（３）と を備えたことを特徴とするディジタル信号の中継装置。